JPH06318081A - Data controller - Google Patents

Abstract

PURPOSE:To prevent revision from being performed unnecessarily when the value of the data is revised by the operation of an operation switch. CONSTITUTION:Whenever the operation of a first operation element 10 is performed, the count value of a counter part 30 is increased, and whenever the operation of a second operation element 11 is performed, the count value of the counter part 36 is decreased. Then, when the value of the counter part 30 arrives at the reqired maximum value, the output of a NAND gate 37 becomes '0', and an AND gate 28 is turned on, and the count UP operation of the counter part 30 is stopped. Further, the value of the counter part 30 arrives at the required minimum value, the output of the NAND gate 38 becomes '0', and the AND gate 29 is turned on, and the count DOWN operation of the counter part 30 is stopped.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、予め記憶されている値
のデータを増減変更させることのできるデータ制御装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data control device capable of increasing / decreasing value data stored in advance.

【０００２】[0002]

【従来の技術】従来から、電子楽器などにおけるチュー
ニングなど、予め設定されたデータの値を所望の値に変
更するには、ダイヤルなどを回転させて所望のピッチの
値に設定していた。この場合、可変発振器として、ＬＣ
発振器を用い、上記ダイヤルで、Ｌ又はＣの値を変化さ
せることにより実現していた。更には、非安定マルチバ
イブレータを用い、定数を、上記同様にダイヤルを用い
て変化させて、チューニングを行なっていた。こうした
ダイヤルを用いてアナログ的にチューニングを行なう方
法では、チューニング値を正確に設定することは難し
く、またダイヤルは多接点型のためコスト高になる欠点
があった。2. Description of the Related Art Conventionally, in order to change a preset data value such as tuning in an electronic musical instrument to a desired value, a dial or the like has been rotated to set a desired pitch value. In this case, as a variable oscillator, LC
This is achieved by using an oscillator and changing the value of L or C with the dial. Furthermore, tuning was performed by using an astable multivibrator and changing the constant using a dial as in the above. With the method of performing tuning in an analog manner using such a dial, it is difficult to accurately set the tuning value, and the dial has a multi-contact type, which causes a cost increase.

【０００３】そこで、従来からこのダイヤルの代わりに
２個のスイッチを用い、一方のスイッチを操作すれば出
力周波数を増大させ、他方のスイッチを操作すれば出力
周波数を減少させるようにすることが提案された（例え
ば特開昭５６−１０４５４５号）。Therefore, conventionally, it has been proposed to use two switches instead of the dial so that the output frequency is increased by operating one switch and the output frequency is decreased by operating the other switch. (For example, JP-A-56-104545).

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、このよ
うな出力ピッチ増大、減少用のスイッチによって出力ピ
ッチの値を基準となるチューニング値、例えば、Ａ４＝
４４２〔Ｈｚ〕からどんどんずらしていった場合、これ
を再び元の基準値に戻そうとすると、ずらすのに要した
操作量と時間とが必要となる。これはずらした量が大き
ければ大きいほど、元の基準値に戻すのに手間と時間が
かかることを意味し、問題であった。However, with such a switch for increasing and decreasing the output pitch, a tuning value based on the value of the output pitch, for example, A4 =
When shifting from 442 [Hz] and returning to the original reference value again, the operation amount and time required for shifting are required. This is a problem because the larger the offset amount, the more time and effort it takes to restore the original reference value.

【０００５】また特に、増減変更させるデータが楽音の
ピッチの場合には、各楽音毎に基準の値が決まっていて
ある基準値を変更するにしても隣接する他の基準値を超
えるまで増減変更しないように制限しなければならな
い。しかしながら、こうした増減用のスイッチを用いた
場合には、変更量を操作者に知らせる表示部のようなも
のを付加しなければ、どのくらい変更したのかがわから
ず、基準値を必要以上に大幅に変更してしまう恐れがで
てくる。Further, in particular, when the data to be increased / decreased is the pitch of a musical tone, the reference value is determined for each musical tone, and even if the reference value is changed, the increase / decrease is changed until it exceeds other adjacent reference values. You must limit it not to. However, when using such an increase / decrease switch, unless you add something like a display to inform the operator of the amount of change, you will not know how much you have changed, and the reference value will be changed more than necessary. There is a fear of doing it.

【０００６】本発明は、こうした操作スイッチによりデ
ータの値を変更する際、必要以上の変更が行なわれない
ようにすることを目的とする。It is an object of the present invention to prevent unnecessary changes when changing the value of data with such an operation switch.

【０００７】[0007]

【課題を解決するための手段】本発明は、上記目的を達
成するために、所望の値のデータを記憶する記憶手段
と、外部操作可能な操作手段と、上記記憶手段に記憶さ
れたデータの値が所定範囲内のときのみ、上記操作手段
の操作に応答して上記記憶手段に記憶されたデータの値
を増減変更させる変更手段と、上記記憶手段に記憶され
たデータの値に応じて他のデータの値を設定または制御
する制御手段と、を有することを特徴とする。In order to achieve the above object, the present invention provides a storage means for storing data of a desired value, an externally operable operation means, and a storage means for storing data stored in the storage means. Only when the value is within the predetermined range, change means for increasing / decreasing the value of the data stored in the storage means in response to the operation of the operating means, and other means depending on the value of the data stored in the storage means And a control means for setting or controlling the value of the data.

【０００８】[0008]

【作用】本発明においては、記憶手段に記憶されている
データの値に応じて、他のデータの値が設定又は制御さ
れる。この記憶手段の記憶データの値は操作手段の操作
に応じて増減変更されるが、変更された記憶データの値
が所定範囲を超えると、操作手段を操作しても変更は行
なわれない。In the present invention, the value of other data is set or controlled according to the value of the data stored in the storage means. The value of the stored data in the storage means is increased / decreased according to the operation of the operating means, but if the changed value of the stored data exceeds a predetermined range, the value is not changed even if the operating means is operated.

【０００９】[0009]

【実施例】図１は、本発明のピッチ制御装置を適用した
電子楽器の主要ブロック図である。図中１は、周波数発
生器であり、この周波数発生器１の出力は、分周器２に
入力する。この分周器２にて、上記周波数発生器１の信
号を１／７６８に分周した後、位相比較器（Ｐ．Ｄ．）
３の一端に入力する。この位相比較器３の出力は、ロー
パスフィルタ（ＬＰＦ）４、電圧制御型発振器（ＶＣ
Ｏ）５を介し、分周器６，７に入力し夫々１／２，１／
３に分周される。上記分周器６の出力はプログラマブル
デバイダ８に入力される。このプログラマブルデバイダ
８の分周比は、チューニングデータ発生部９にて指定さ
れるもので、チューニング値を増大させるための第１の
操作子１０と、チューニング値を減少させる第２の操作
子１１の押圧装置により行なわれる。又、プログラマブ
ルデバイダ８の出力は、上記位相比較器３の他端に入力
する。従って、この位相比較器３、ローパスフィルタ
４、電圧制御型発振器５、分周器６、プログラマブルデ
バイダ８にてＰＬＬ１２が構成される。1 is a main block diagram of an electronic musical instrument to which a pitch control device of the present invention is applied. In the figure, 1 is a frequency generator, and the output of this frequency generator 1 is input to a frequency divider 2. The frequency divider 1 divides the signal of the frequency generator 1 into 1/768, and then the phase comparator (PD)
Input at one end of 3. The output of the phase comparator 3 is a low pass filter (LPF) 4 and a voltage controlled oscillator (VC
O) 5 and input to the frequency dividers 6 and 7, respectively, 1/2 and 1 /
Divided into three. The output of the frequency divider 6 is input to the programmable divider 8. The frequency division ratio of the programmable divider 8 is specified by the tuning data generator 9, and is used for the first manipulator 10 for increasing the tuning value and the second manipulator 11 for decreasing the tuning value. It is performed by a pressing device. The output of the programmable divider 8 is input to the other end of the phase comparator 3. Therefore, the phase comparator 3, the low-pass filter 4, the voltage controlled oscillator 5, the frequency divider 6, and the programmable divider 8 constitute the PLL 12.

【００１０】一方、このＰＬＬ１２の出力は、上記分周
器７を介し楽音作成部１３のＣＬＫ端子に入力し、上記
楽音作成部１３の基準クロックとなる。又、この楽音作
成部１３には、鍵、リズムの種類を指定するスイッチな
どを有するキー・スイッチ部１４の信号がＣＰＵ（中央
制御装置：マイクロプロセッサなどから成る）１５を介
し、入力している。そして、上記楽音作成部１３は、上
記ＰＬＬ１２から分周器７を介した基準クロックに基づ
いて、つまり所望のチューニング値にて、楽音が作成さ
れて、図示しない増幅器、スピーカを介し、放音され
る。On the other hand, the output of the PLL 12 is input to the CLK terminal of the musical tone creating section 13 via the frequency divider 7 and becomes the reference clock of the musical tone creating section 13. Further, a signal of a key switch section 14 having a switch for designating a key, a rhythm type, etc. is inputted to the musical sound producing section 13 via a CPU (central control unit: composed of a microprocessor, etc.) 15. . Then, the musical sound creating unit 13 creates a musical sound based on the reference clock from the PLL 12 via the frequency divider 7, that is, at a desired tuning value, and emits the sound via an amplifier and a speaker (not shown). It

【００１１】次に、図２にてチューニングデータ作成部
９の具体的回路を示す。第１の操作子１０、第２の操作
子１１の一端は夫々、接地しており、一方、他端は抵抗
Ｒ１，Ｒ２を夫々介して電圧Ｖが供給される。上記第
１，第２の操作子１０，１１は、またインバータ１６，
１７、ワンショットマルチ１８，１９、更にアンドゲー
ト２０，２１の一端に夫々入力する。上記ワンショット
マルチ１８，１９の出力は、インバータ２２，２３を介
し、上記アンドゲート２０，２１の他端に夫々入力す
る。そして、このアンドゲート２０，２１の出力は、ア
ンドゲート２４，２５、オアゲート２６，２７、アンド
ゲート２８，２９を介して、カウンタ部３０にカウント
ＵＰ、カウントＤＯＷＮ信号として夫々入力する。一
方、発振器３１の出力は、上記アンドゲート２４，２５
の他端に入力する。また、上記第１，第２の操作子１
０，１１からの出力は、微分回路３２，３３に夫々入力
し、上記第１，第２の操作子１０，１１を押圧した瞬間
だけ、出力が生じる。そして、この微分回路３２，３３
の出力は、夫々オアゲート２６，２７の他端に入力す
る。加えて、上記抵抗Ｒ１，Ｒ２を介した電圧Ｖは、イ
ンバータ３４，３５を夫々介し、アンドゲート３６に入
力し、このアンドゲート３６の出力は、上記カウンタ部
３０に所定値を設定するＲＥＳＥＴ信号として入力す
る。上記カウンタ部３０の出力は、夫々ナンドゲート３
７，３８に入力し、更に上記アンドゲート２８，２９の
他端に夫々入力する。ここで、ナンドゲート３７は上記
カウンタ部３０の値が所望の最大値に達すると出力が
“０”となり、上記ナンドゲート３８を閉成し、上記カ
ウンタ部３０のカウントＵＰ動作を停止させる。又、ナ
ンドゲート３８は上記カウンタ部３０の値が所望の最小
値に達すると出力が“０”となり、上記アンドゲート２
９を閉成し、上記カウンタ部３０のカウントＤＯＷＮ動
作を停止させる。一方、上記カウンタ部３０の出力は、
デコーダ３９に入力し、デコードされて上記プログラマ
ブルデバイダ８に入力する。Next, FIG. 2 shows a specific circuit of the tuning data creating section 9. One end of each of the first operating element 10 and the second operating element 11 is grounded, while the other end is supplied with the voltage V via the resistors R1 and R2. The first and second operators 10 and 11 also include inverters 16 and
17, one-shot multi 18, 19 and further input to one end of AND gates 20, 21 respectively. The outputs of the one-shot multis 18, 19 are input to the other ends of the AND gates 20, 21 via inverters 22, 23, respectively. The outputs of the AND gates 20 and 21 are input to the counter unit 30 as count UP and count DOWN signals via the AND gates 24 and 25, the OR gates 26 and 27, and the AND gates 28 and 29, respectively. On the other hand, the output of the oscillator 31 is the AND gates 24 and 25.
To the other end of. In addition, the first and second operators 1
The outputs from 0 and 11 are input to the differentiating circuits 32 and 33, respectively, and the outputs are generated only at the moment when the first and second operating elements 10 and 11 are pressed. Then, the differentiating circuits 32 and 33
The outputs of the above are input to the other ends of the OR gates 26 and 27, respectively. In addition, the voltage V via the resistors R1 and R2 is input to an AND gate 36 via inverters 34 and 35, respectively, and the output of the AND gate 36 is a RESET signal for setting a predetermined value in the counter section 30. Enter as. The outputs of the counter section 30 are respectively output from the NAND gate 3
7 and 38, and further to the other ends of the AND gates 28 and 29, respectively. Here, when the value of the counter section 30 reaches the desired maximum value, the output of the NAND gate 37 becomes "0", the NAND gate 38 is closed, and the counting UP operation of the counter section 30 is stopped. The output of the NAND gate 38 becomes "0" when the value of the counter section 30 reaches a desired minimum value, and the AND gate 2
9 is closed, and the count down operation of the counter unit 30 is stopped. On the other hand, the output of the counter section 30 is
The signal is input to the decoder 39, decoded and input to the programmable divider 8.

【００１２】次に上記実施例の動作につき説明する。上
記周波数発生器１からの発振周波数４．９４６８４８
〔ＭＨｚ〕の信号が、分周器２にて１／７６８に分周さ
れＰＬＬ１２に入力する。そして、このＰＬＬ１２内の
上記プログラマブルデバイダ８は、上記チューニングデ
ータ発生部９からのデータにより分周比が決定され、上
記ＰＬＬ１２からの出力が上記分周器７を介して、上記
楽音作成部１３に入力する。この時、上記プログラマブ
ルデバイダ８の分周比が１／１１５２の時、上記分周器
７からの信号が４．９４６８４〔ＭＨｚ〕となり、Ａ４
＝４４２〔Ｈｚ〕に設定される。Next, the operation of the above embodiment will be described. Oscillation frequency from the frequency generator 1 4.46848
The signal of [MHz] is divided into 1/768 by the frequency divider 2 and input to the PLL 12. In the programmable divider 8 in the PLL 12, the frequency division ratio is determined by the data from the tuning data generating unit 9, and the output from the PLL 12 is sent to the musical sound creating unit 13 via the frequency divider 7. input. At this time, when the frequency division ratio of the programmable divider 8 is 1/1152, the signal from the frequency divider 7 becomes 4.94684 [MHz], and A4
= 442 [Hz].

【００１３】この時、上記第２の操作子１１を押圧する
と、上記微分回路３３から一発信号が出力しオアゲート
２７を介し、アンドゲート２９の一端に入力する。ここ
で、ナンドゲート３８の出力は、カウンタ部３０が最小
値に達していないため“１”となっており、上記アンド
ゲート２９を閉成している。従って、上記オアゲート２
７から出力した信号が、上記アンドゲート２９を介し
て、カウンタ部３０のカウント値を−１させる。する
と、デコーダ３９にてデコードされ、上記プログラマブ
ルデバイダ８の分周比を１／１１５１に設定される。こ
の時、上記分周器７の出力信号は、４２９４〔Ｈｚ〕減
衰して、上記楽音作成部１３に入力する。この結果Ａ４
＝４４１．６〔Ｈｚ〕となり約１．５セント低くなる。At this time, when the second operator 11 is pressed, a one-shot signal is output from the differentiating circuit 33 and is input to one end of the AND gate 29 via the OR gate 27. Here, the output of the NAND gate 38 is "1" because the counter section 30 has not reached the minimum value, and the AND gate 29 is closed. Therefore, the above OR gate 2
The signal output from 7 decrements the count value of the counter section 30 by -1 via the AND gate 29. Then, it is decoded by the decoder 39 and the frequency division ratio of the programmable divider 8 is set to 1/1151. At this time, the output signal of the frequency divider 7 is attenuated by 4294 [Hz] and is input to the musical tone creating unit 13. This result A4
= 441.6 [Hz], which is about 1.5 cents lower.

【００１４】再度、上記第２の操作子１１を押圧すると
上述の動作がくり返され、上記分周器７の出力信号は、
４２９４〔Ｈｚ〕減衰して、この結果Ａ４＝４４１．２
〔Ｈｚ〕となり、更に約１．５セント低くなる。When the second operator 11 is pressed again, the above-mentioned operation is repeated, and the output signal of the frequency divider 7 is
4294 [Hz] is attenuated, and as a result, A4 = 441.2
[Hz], which is about 1.5 cents lower.

【００１５】ここで、上記第２の操作子１１を押圧し続
けるとする。まず微分回路３３より一発信号が出力し、
オアゲート２７に入力し、アンドゲート２９を介しカウ
ンタ部３０のカウント値を１だけ減ずる。その後約０．
５秒後、上記ワンショットマルチ１９のＱ端子からの出
力が“０”となり、インバータ２３にて反転された信号
が、アンドゲート２１の一端に入力する。このアンドゲ
ート２１の他端は、インバータ１７を介して出力した
“１”信号が入力している。すると、アンドゲート２１
から“１”信号が出力し、アンドゲート２５を閉成させ
る。従って、発振器３１から約１０〔Ｈｚ〕のクロック
が出力し、上記アンドゲート２５を介し、更にオアゲー
ト２７、上記アンドゲート２９を介し、上記カウンタ部
３０に入力し、カウントＤＯＷＮ動作が行なわれる。そ
して、デコーダ３９にてデコードされ、上記プログラマ
ブルデバイダ８の分周比を変化させ、チューニング値を
減衰させる。なお、予め設定したカウント値に達する
と、ナンドゲート３８からの出力信号が“０”となり、
アンドゲート２９を閉成し、カウンタ部３０のカウント
ＤＯＷＮ動作を停止させる。従って、チューニング値
は、ある値以下にはならないように設定されている。Here, it is assumed that the second operator 11 is continuously pressed. First, the one-shot signal is output from the differentiating circuit 33,
It is input to the OR gate 27, and the count value of the counter section 30 is decremented by 1 via the AND gate 29. After that, about 0.
After 5 seconds, the output from the Q terminal of the one-shot multi 19 becomes "0", and the signal inverted by the inverter 23 is input to one end of the AND gate 21. The “1” signal output via the inverter 17 is input to the other end of the AND gate 21. Then, AND gate 21
Outputs a "1" signal from the AND gate 25 to close it. Therefore, a clock of about 10 [Hz] is output from the oscillator 31 and is input to the counter section 30 via the AND gate 25, the OR gate 27 and the AND gate 29, and the count DOWN operation is performed. Then, it is decoded by the decoder 39, the frequency division ratio of the programmable divider 8 is changed, and the tuning value is attenuated. When the count value set in advance is reached, the output signal from the NAND gate 38 becomes "0",
The AND gate 29 is closed and the count down operation of the counter unit 30 is stopped. Therefore, the tuning value is set so as not to fall below a certain value.

【００１６】上記第１の操作子１０の動作についても、
上記第２の操作子１１と全く同様であり、１回押圧すれ
ば、カウンタ部３０のカウント値が＋１され、０．５秒
以上押圧し続けると連続してカウント値がカウントＵＰ
される。そして、予め設定した値に達すると、カウント
ＵＰ動作が停止される。Regarding the operation of the first operator 10 as well,
It is exactly the same as the second manipulator 11, and if it is pressed once, the count value of the counter unit 30 is incremented by 1, and if it is kept pressed for 0.5 seconds or longer, the count value is continuously counted up.
To be done. Then, when it reaches a preset value, the count-up operation is stopped.

【００１７】一方、上記第１，第２の操作子１０，１１
を同時に押圧する。インバータ３４，３５の出力が
“１”となり、アンドゲート３６から信号を生じさせ
る。この信号は、上記カウンタ部３０をリセットする信
号である。従って、上記カウンタ部３０の値が所定値に
リセットされる。この時、上記カウンタ部３０の出力
は、デコーダ３９にてデコードされ、上記プログラマブ
ルデバイダ８の分周比を１／１１５２に設定する。つま
り、上記第１，第２の操作子１０，１１を同時に押圧す
ることにより、チューニング値は、Ａ４＝４４２〔Ｈ
ｚ〕に瞬時に設定される。On the other hand, the first and second operators 10, 11
Press simultaneously. The outputs of the inverters 34 and 35 become "1", and a signal is generated from the AND gate 36. This signal is a signal that resets the counter unit 30. Therefore, the value of the counter unit 30 is reset to the predetermined value. At this time, the output of the counter unit 30 is decoded by the decoder 39, and the frequency division ratio of the programmable divider 8 is set to 1/1152. That is, by pressing the first and second operators 10 and 11 at the same time, the tuning value is A4 = 442 [H
z] is instantly set.

【００１８】上述の如く、チューニングを行なった後、
キー・スイッチ部１４にて、所望の音色を設定し、所望
の鍵を押圧することにより、ＣＰＵ１５を介し、夫々対
応する音色コード、キーコードが出力し、上記楽音作成
部１３にて、上記所望の音色にて、かつ、上記設定され
たチューニング値に基づいて、上記押圧した鍵の音高に
対応した楽音信号を出力し、図示しない増幅器を介しス
ピーカにて放音させる。After tuning as described above,
By setting a desired tone color with the key switch section 14 and pressing a desired key, the corresponding tone color code and key code are output via the CPU 15, and the tone creating section 13 produces the desired tone color. A tone signal corresponding to the pitch of the pressed key is output based on the tone color of No. 1 and based on the set tuning value, and the speaker emits the sound through an amplifier (not shown).

【００１９】上述した実施例において、ＰＬＬを用いて
クロックを得ているので、高精度で高安定度のチューニ
ング値が得られるというすぐれた効果がある。又、プロ
グラマブルデバイダの分周比を変化させるだけで、簡単
にクロックの周波数を可変にできる効果がある。In the above-described embodiment, since the clock is obtained by using the PLL, there is an excellent effect that a tuning value with high accuracy and high stability can be obtained. Further, there is an effect that the frequency of the clock can be easily changed only by changing the division ratio of the programmable divider.

【００２０】[0020]

【発明の効果】本発明によれば、記憶手段に記憶された
データの値が所定範囲内のときのみ操作手段の操作に応
じて変更されるようになり、必要以上の修正が行なわれ
なくなる。このため、再び基準値に戻すような場合でも
素早く行なえるようになる。According to the present invention, the value of the data stored in the storage means is changed according to the operation of the operating means only when the value of the data is within a predetermined range, and no more than necessary correction is performed. For this reason, it becomes possible to quickly perform even when returning to the reference value again.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を適用した電子楽器の主要ブロック図で
ある。FIG. 1 is a main block diagram of an electronic musical instrument to which the present invention is applied.

【図２】電子楽器を駆動させるための基本クロックを発
生するチューニングデータ発生部の具体的回路図であ
る。FIG. 2 is a specific circuit diagram of a tuning data generator that generates a basic clock for driving an electronic musical instrument.

【符号の説明】[Explanation of symbols]

８ プログラマブルデバイダ ９ チューニングデータ発生部 １０ 第１の操作子 １１ 第２の操作子 １２ ＰＬＬ １３ 楽音作成部 １８，１９ ワンショットマルチ ３０ カウンタ部 ３２，３３ 微分回路 ３９ デコーダ 8 Programmable Divider 9 Tuning Data Generation Unit 10 First Operator 11 Second Operator 12 PLL 13 Musical Sound Creation Unit 18, 19 One-Shot Multi 30 Counter Unit 32, 33 Differentiation Circuit 39 Decoder

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 所望の値のデータを記憶する記憶手段
と、 外部操作可能な操作手段と、 上記記憶手段に記憶されたデータの値が所定範囲内のと
きのみ、上記操作手段の操作に応答して上記記憶手段に
記憶されたデータの値を増減変更させる変更手段と、 上記記憶手段に記憶されたデータの値に応じて他のデー
タの値を設定または制御する制御手段と、 を有するデータ制御装置。1. A storage means for storing data of a desired value, an operating means capable of external operation, and a response to the operation of the operating means only when the value of the data stored in the storage means is within a predetermined range. And a change means for increasing or decreasing the value of the data stored in the storage means, and a control means for setting or controlling the value of another data according to the value of the data stored in the storage means. Control device. 【請求項２】 上記制御手段は、上記記憶手段に記憶さ
れたデータの値に応じて発生すべき楽音のピッチを設定
または制御するようにしたことを特徴とする特許請求の
範囲第１項記載のデータ制御装置。2. The control unit according to claim 1, wherein the control unit sets or controls a pitch of a musical sound to be generated according to a value of data stored in the storage unit. Data controller. 【請求項３】 上記操作手段は、上記記憶手段に記憶さ
れたデータの値を増加する方向に変更させる第１の操作
手段と、該データの値を減少する方向に変更させる第２
の操作手段と、から成ることを特徴とする特許請求の範
囲第１項記載のデータ制御装置。3. The operating means comprises a first operating means for changing the value of the data stored in the storage means in a direction of increasing the data, and a second operating means for changing the value of the data in a direction of decreasing the data value.
The data control device according to claim 1, further comprising: 【請求項４】 上記第１及び第２の操作手段が同時に操
作されたときに、上記記憶手段に記憶されたデータの値
を所定値に設定することを特徴とする特許請求の範囲第
３項記載のデータ制御装置。4. The value of the data stored in the storage means is set to a predetermined value when the first and second operation means are simultaneously operated. The described data control device.