JPH0653826A - Clock synchronizing device - Google Patents
Clock synchronizing deviceInfo
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- JPH0653826A JPH0653826A JP4204808A JP20480892A JPH0653826A JP H0653826 A JPH0653826 A JP H0653826A JP 4204808 A JP4204808 A JP 4204808A JP 20480892 A JP20480892 A JP 20480892A JP H0653826 A JPH0653826 A JP H0653826A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、音響機器において、例
えばＡＤ変換器やＤＡ変換器等、サンプリングクロック
を必要とする機器に用いるクロック同期装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock synchronization device used in an audio device, such as an AD converter or a DA converter, which requires a sampling clock.
【０００２】[0002]
【従来の技術】図７は、従来のクロック同期装置を使用
した変換装置の構成を示している。図７において、１０
１はアナログ信号入力端子であり、ＡＤ変換器１０２に
接続されている。ＡＤ変換器１０２の出力端子はディジ
タル信号出力端子１０３に接続されている。１０４は外
部から供給されるクロックの入力端子であり、位相比較
器１０５の一方の入力端子に接続され、位相比較器１０
５の出力信号は電圧Ｖであり、電圧制御発振器１０６の
制御電圧入力端子に入力されている。電圧制御発振器１
０６の出力端子は位相比較器１０５のもう一方の入力端
子に接続されているとともに、ＡＤ変換器１０４のサン
プリングクロック入力端子に接続されている。2. Description of the Related Art FIG. 7 shows the configuration of a converter using a conventional clock synchronizer. In FIG. 7, 10
An analog signal input terminal 1 is connected to the AD converter 102. The output terminal of the AD converter 102 is connected to the digital signal output terminal 103. Reference numeral 104 denotes an input terminal of a clock supplied from the outside, which is connected to one input terminal of the phase comparator 105,
The output signal of 5 is the voltage V and is input to the control voltage input terminal of the voltage controlled oscillator 106. Voltage controlled oscillator 1
The output terminal of 06 is connected to the other input terminal of the phase comparator 105 and the sampling clock input terminal of the AD converter 104.
【０００３】次にその動作について説明する。図７にお
いて、クロック入力端子１０４に周波数ｆinを持ったク
ロックが入力されると位相比較器１０５では次段の電圧
制御発振器１０６からフィードバックされた周波数ｆs
を持った信号との周波数位相比較が行われ、２つの周波
数ｆinとｆsとの差に応じて、図８に示すような、周波
数差に比例した電圧Ｖを出力する。電圧制御発振器１０
６は、この電圧Ｖに比例した周波数を持った信号を出力
する。例えば、周波数ｆsが入力クロックの周波数ｆin
より高い場合、位相比較器１０５の出力電圧Ｖは減少
し、電圧制御発振器１０６の出力信号の周波数ｆsは低
くなる。一方、周波数ｆsが周波数ｆinより低い場合、
位相比較器１０５の出力電圧Ｖは上昇し、電圧制御発振
器１０６の出力信号の周波数ｆsは高くなる。このよう
な作用により、電圧制御発振器１０６の出力信号の周波
数ｆsは、周波数ｆinに集束し一致するようになり、Ａ
Ｄ変換器１０２のサンプリングクロックを外部から入力
されたディジタル信号に同期させて動作させることがで
きる。Next, the operation will be described. In FIG. 7, when a clock having a frequency f in is input to the clock input terminal 104, the phase comparator 105 causes the frequency f s fed back from the voltage controlled oscillator 106 at the next stage.
A frequency phase comparison is performed with a signal having a value of s, and a voltage V proportional to the frequency difference as shown in FIG. 8 is output according to the difference between the two frequencies f in and f s . Voltage controlled oscillator 10
6 outputs a signal having a frequency proportional to this voltage V. For example, the frequency f s is the frequency f in of the input clock.
When it is higher, the output voltage V of the phase comparator 105 decreases and the frequency f s of the output signal of the voltage controlled oscillator 106 becomes lower. On the other hand, when the frequency f s is lower than the frequency f in ,
The output voltage V of the phase comparator 105 rises, and the frequency f s of the output signal of the voltage controlled oscillator 106 rises. With such an action, the frequency f s of the output signal of the voltage controlled oscillator 106 comes to be focused and coincides with the frequency f in.
The sampling clock of the D converter 102 can be operated in synchronization with a digital signal input from the outside.
【０００４】このように上記従来のクロック同期装置を
用いたＡＤ変換装置でも外部から与えられるクロック信
号の周波数に同期してＡＤ変換器を動作させることがで
きる。As described above, even the AD converter using the conventional clock synchronizer can operate the AD converter in synchronization with the frequency of the clock signal supplied from the outside.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記従
来の装置では、外部から与えられるクロックの周波数の
変化範囲が比較的広いような場合、電圧制御発振器１０
６に水晶やリチウムタンタレート等を用いた安定度の高
い発振器を用いることができず、外部クロックのジッタ
が大きい場合、そのジッタが変換器等に入力されるサン
プリングクロックの安定度に影響を与え、変換精度の劣
化を招くという問題があった。However, in the above-mentioned conventional device, the voltage controlled oscillator 10 is used when the change range of the frequency of the clock supplied from the outside is relatively wide.
If a highly stable oscillator using crystal or lithium tantalate cannot be used for 6, and the jitter of the external clock is large, the jitter affects the stability of the sampling clock input to the converter. However, there is a problem that the conversion accuracy is deteriorated.
【０００６】本発明はこのような従来の問題を解決する
ものであり、同期クロック出力の周波数を高精度、高安
定度のものにすることにより、外部クロックと同期して
動作させる場合、外部クロックのジッタによってサンプ
リングクロックが不安定となり変換器等の変換精度が悪
化しない優れたクロック同期装置を提供することを目的
とする。The present invention solves such a conventional problem. When the frequency of the synchronous clock output is made highly accurate and highly stable, the external clock can be operated in synchronization with the external clock. It is an object of the present invention to provide an excellent clock synchronization device in which the sampling clock becomes unstable due to the jitter of 1 and the conversion accuracy of a converter or the like does not deteriorate.
【０００７】[0007]
【課題を解決するための手段】本発明は上記目的を達成
するために、第１の手段として、まず基準クロックを発
振する周波数安定度の高い高安定度電圧制御発振器と、
第１の位相比較器である基準クロック位相比較器と、通
常の電圧制御発振器と、計数器であるｎ進カウンタとを
備え、基準クロック位相比較器の一方の入力端子に高安
定度電圧制御発振器の出力信号を入力し、基準クロック
位相比較器の出力信号を通常の電圧制御発振器の制御入
力端子に入力し、その電圧制御発振器の出力信号を、ク
ロック同期装置の出力信号とするとともに、ｎ進カウン
タによってｎ分周して基準クロック位相比較器のもう一
方の入力端子に入力する。さらに第２の位相比較器であ
る外部クロック位相比較器とその出力電圧によって分周
比ｎを制御する可逆計数器であるアップダウンカウンタ
とを備え、外部クロック位相比較器の一方の入力端子に
は通常の電圧制御発振器の出力信号を、もう一方の入力
端子には外部クロック入力端子から入力された同期すべ
き外部クロックを入力し、外部クロック位相比較器の出
力信号を、高安定度電圧制御発振器の制御入力端子とア
ップダウンカウンタの計数の増減を制御する入力端子に
入力し、外部クロック入力に対し通常の電圧制御発振器
の発振周波数が大きい場合には、ｎ進カウンタの計数を
減少させることによって、高安定度電圧制御発振器の発
振周波数を微調整させ、外部クロック入力に対し通常の
電圧制御発振器の発振周波数が小さい場合には、ｎ進カ
ウンタの計数を増加させ、高安定度電圧制御発振器の発
振周波数を微調整するようにしたものである。In order to achieve the above object, the present invention provides, as a first means, a high stability voltage controlled oscillator having a high frequency stability for oscillating a reference clock.
A reference clock phase comparator that is a first phase comparator, a normal voltage controlled oscillator, and an n-ary counter that is a counter, and a high stability voltage controlled oscillator is provided at one input terminal of the reference clock phase comparator. The output signal of the reference clock phase comparator is input to the control input terminal of a normal voltage controlled oscillator, the output signal of the voltage controlled oscillator is used as the output signal of the clock synchronizer, and the n-ary It is divided by n by the counter and input to the other input terminal of the reference clock phase comparator. Further, an external clock phase comparator which is a second phase comparator and an up / down counter which is a reversible counter for controlling the frequency division ratio n by its output voltage are provided, and one input terminal of the external clock phase comparator is provided. The output signal of a normal voltage controlled oscillator is input to the other input terminal of the external clock to be synchronized input from the external clock input terminal, and the output signal of the external clock phase comparator is input to the high stability voltage controlled oscillator. Control input terminal and the input terminal that controls the increase / decrease of the count of the up / down counter, and when the oscillation frequency of the normal voltage controlled oscillator is higher than the external clock input, by decreasing the count of the n-ary counter , If the oscillation frequency of the high stability voltage controlled oscillator is finely adjusted and the oscillation frequency of the normal voltage controlled oscillator is small with respect to the external clock input, Increases the count of the n-ary counter, in which the oscillation frequency of high stability voltage-controlled oscillator and adapted to fine adjustment.
【０００８】さらに本発明は上記目的を達成するため
に、第２の手段として、第１の手段に加えて、分周比設
定器と、ｎ進カウンタへの入力信号をアップダウンカウ
ンタの出力信号からこの分周比設定器の出力信号へ切換
える分周比切換スイッチと、定電圧源と、高安定度電圧
制御発振器の制御入力端子へ接続するものを外部クロッ
ク位相比較器の出力端子からこの定電圧源の出力端子へ
切換える電源切換スイッチとを備え、外部クロック入力
を使用しない場合には、分周比切換スイッチにより分周
比設定器による設定値をｎ進カウンタに接続するととも
に、定電圧源の出力電圧を高安定度電圧制御発振器の制
御入力端子へ入力することによって、同期クロックを発
生するようにしたものである。In order to achieve the above object, the present invention further comprises, as a second means, in addition to the first means, an input signal to a frequency division ratio setting device and an n-ary counter, which is an output signal of an up / down counter. From the output terminal of the external clock phase comparator to the output signal of this frequency division ratio setting device, the frequency division ratio selector switch, the constant voltage source, and the one connected to the control input terminal of the high stability voltage controlled oscillator. When the external clock input is not used, the power supply switch for switching to the output terminal of the voltage source is provided, and when the external clock input is not used, the value set by the frequency division ratio setter is connected to the n-ary counter and the constant voltage source is connected. The synchronous clock is generated by inputting the output voltage of the above into the control input terminal of the high stability voltage controlled oscillator.
【０００９】さらに本発明は上記目的を達成するため
に、第３の手段として、第１の手段に加えて、ｎ進カウ
ンタの入力端子に接続されたデコーダと、そのデコーダ
の出力信号によって数値または文字を表示する表示器を
備え、ｎ進カウンタに与えられる計数値に応じた数値ま
たは文字を表示するようにしたものである。Further, in order to achieve the above object, the present invention, as a third means, in addition to the first means, uses a decoder connected to the input terminal of the n-ary counter and a numerical value or a value depending on the output signal of the decoder. A display device for displaying characters is provided, and a numerical value or characters corresponding to the count value given to the n-ary counter is displayed.
【００１０】[0010]
【作用】したがって、本発明によれば、第１の手段によ
り、外部クロックへの同期がまず、基準クロック位相比
較器と通常の電圧制御発振器とｎ進カウンタによって粗
調が行われるので、幅広い入力信号に対しての同期がな
される。また、外部クロックとの同期は、さらに外部ク
ロック位相比較器と高安定度電圧制御発振器により微調
が行われるので、クロック同期装置は安定度が高く、ジ
ッタの少ない同期クロックを出力する。Therefore, according to the present invention, by the first means, the synchronization with the external clock is first performed by the reference clock phase comparator, the normal voltage controlled oscillator and the n-ary counter so that the coarse adjustment is performed. The signal is synchronized. Further, since the synchronization with the external clock is finely adjusted by the external clock phase comparator and the high-stability voltage controlled oscillator, the clock synchronizer outputs the synchronized clock with high stability and little jitter.
【００１１】また、本発明によれば、第２の手段によ
り、外部クロックとの同期が不要な場合、切換スイッチ
によって、分周比設定器からのクロックと、定電圧源か
らの基準電圧を使用するように切換えられるので、第１
の手段によるものと同様に、クロック同期装置は広い周
波数変化幅を持ち、安定度が高く、ジッタの少ない同期
クロックを出力する。Further, according to the present invention, by the second means, when the synchronization with the external clock is unnecessary, the clock from the frequency division ratio setting device and the reference voltage from the constant voltage source are used by the changeover switch. Since it can be switched to
Similarly to the above-mentioned means, the clock synchronization device outputs a synchronization clock having a wide frequency variation range, high stability, and little jitter.
【００１２】また、本発明によれば、第３の手段によ
り、ｎ進カウンタに与えられる計数は同期クロック出力
の周波数に比例関係にあるので、与えられる周波数また
はそれに対応する文字を表示する。Further, according to the present invention, since the count given to the n-ary counter is proportional to the frequency of the synchronous clock output by the third means, the given frequency or the character corresponding thereto is displayed.
【００１３】[0013]
【実施例】図１は本発明の第１の実施例の構成を、図２
はその動作を、図３はその応用例の１つの構成を示すも
のである。1 is a block diagram showing the configuration of the first embodiment of the present invention.
Shows its operation, and FIG. 3 shows one configuration of its application.
【００１４】図１において、１は高安定度電圧制御発振
器であり、発振周波数をｆrとする。高安定度電圧制御
発振器１は±Δｆの周波数可変範囲をもっている。２は
基準クロック位相比較器、３は電圧制御発振器、４は同
期クロック出力端子、５はｎ進カウンタ（計数器）、６
は外部クロック位相比較器、７はアップダウンカウンタ
（可逆計数器）、８は外部クロック入力端子である。高
安定度電圧制御発振器１の出力信号は基準クロック位相
比較器２の一方の入力端子に入力されている。基準クロ
ック位相比較器２の出力信号は電圧制御発振器３に入力
され、電圧制御発振器３の出力信号は同期クロック出力
端子４を通じて本装置の出力信号となっている。電圧制
御発振器３の出力信号はさらに、外部クロック位相比較
器６の一方の入力端子と、計数手段であるｎ進カウンタ
５の入力端子に入力されている。外部クロック位相比較
器６のもう一方の入力端子は外部クロック入力端子８に
接続されており、周波数ｆinの外部クロックが入力され
る。ｎ進カウンタ５には、アップダウンカウンタ７の出
力信号も接続され、アップダウンカウンタ７の出力信号
により計数値ｎが与えられ、ｎ分周を行っている。ｎ進
カウンタ５の分周出力信号は基準クロック位相比較器２
のもう一方の入力端子に入力されている。このようにし
て、符号１〜７で表される各ブロックは外部クロックに
同期する位相同期ループを構成し、これがクロック同期
装置となっている。[0014] In FIG. 1, 1 is a high stability voltage-controlled oscillator, the oscillation frequency is f r. The high stability voltage controlled oscillator 1 has a frequency variable range of ± Δf. 2 is a reference clock phase comparator, 3 is a voltage controlled oscillator, 4 is a synchronous clock output terminal, 5 is an n-ary counter (counter), 6
Is an external clock phase comparator, 7 is an up / down counter (reversible counter), and 8 is an external clock input terminal. The output signal of the high stability voltage controlled oscillator 1 is input to one input terminal of the reference clock phase comparator 2. The output signal of the reference clock phase comparator 2 is input to the voltage controlled oscillator 3, and the output signal of the voltage controlled oscillator 3 becomes the output signal of this device through the synchronous clock output terminal 4. The output signal of the voltage controlled oscillator 3 is further input to one input terminal of the external clock phase comparator 6 and the input terminal of the n-ary counter 5 which is counting means. The other input terminal of the external clock phase comparator 6 is connected to the external clock input terminal 8 and receives the external clock of the frequency f in . The output signal of the up / down counter 7 is also connected to the n-ary counter 5, the count value n is given by the output signal of the up / down counter 7, and the frequency division is performed by n. The frequency division output signal of the n-ary counter 5 is the reference clock phase comparator 2
Is input to the other input terminal of. In this way, each block represented by reference numerals 1 to 7 constitutes a phase locked loop that is synchronized with the external clock, and this serves as a clock synchronizer.
【００１５】次に上記第１の実施例の動作について図２
を用いて説明する。図２において、横軸は２つの周波数
ｆrとｆcとの差を、縦軸は高安定度電圧制御発振器１の
出力電圧をそれぞれ示すものである。図１において、ま
ず高安定度電圧制御発振器１が周波数ｆrを持ったクロ
ックを出力すると、ｎ進カウンタ５の出力信号である周
波数ｆcを持ったクロックとの周波数比較が行われ、図
２に示すように２つの入力信号の周波数の差（ｆr−
ｆc）に応じた出力電圧が生じる。電圧制御発振器３で
はこの基準クロック位相比較器２の出力電圧に比例した
周波数ｆvcoを持ったクロックが出力される。ｎ進カウ
ンタ５はｆvcoをｎ分周して周波数ｆcをもったクロック
を出力する。この構成の持つフィードバックループの作
用により、電圧制御発振器３の出力信号の周波数ｆvco
はｆrとｆcが同じ値になるように設定される。すなわ
ち、例えばｆr＞ｆcの場合、基準クロック位相比較器２
の出力電圧が上昇するため、電圧制御発振器３の発振周
波数ｆvcoが上昇する。ｆcはｆvc oに比例関係にあるた
め、ｎ進カウンタ５の出力周波数は高くなり、ｆrとｆc
の差は小さくなる。ｆrとｆcが一致する場合、ｆc＝
（１／ｎ）・ｆvcoの関係が成り立つので、電圧制御発
振器３の出力周波数ｆvcoはｎ・ｆrとなる。Next, the operation of the first embodiment will be described with reference to FIG.
Will be explained. In FIG. 2, the horizontal axis represents the difference between the two frequencies f r and f c, and the vertical axis represents the output voltage of the high stability voltage controlled oscillator 1. In FIG. 1, first, when the high stability voltage controlled oscillator 1 outputs a clock having a frequency f r , a frequency comparison is performed with a clock having a frequency f c which is the output signal of the n-ary counter 5, and FIG. As shown in, the difference between the frequencies of the two input signals ( fr −
An output voltage corresponding to fc ) is generated. The voltage controlled oscillator 3 outputs a clock having a frequency f vco proportional to the output voltage of the reference clock phase comparator 2. The n-ary counter 5 divides f vco by n and outputs a clock having a frequency f c . Due to the action of the feedback loop of this configuration, the frequency f vco of the output signal of the voltage controlled oscillator 3 is
Is set so that f r and f c have the same value. That is, for example, in the case of f r> f c, the reference clock phase comparator 2
Since the output voltage of 1 increases, the oscillation frequency f vco of the voltage controlled oscillator 3 increases. f c is due to the proportional relationship f vc o, the output frequency of the n-ary counter 5 is higher, f r and f c
The difference between is small. If f r and f c match, then f c =
Since the relationship of (1 / n) · f vco is established, the output frequency f vco of the voltage controlled oscillator 3 becomes n · f r .
【００１６】一方、外部クロック位相比較器６では、外
部クロック入力端子８から入力された周波数ｆinを持っ
た外部クロックと周波数ｎ・ｆrを持った電圧制御発振
器３の出力信号との周波数の比較が行われる。アップダ
ウンカウンタ７では、外部クロック位相比較器６にてｆ
in＜ｎ・ｆrの関係が成立した場合はカウント値ｎを減
じ、また外部クロック位相比較器６にてｎ・ｆr＞ｆin
の関係が成立した場合はカウント値ｎを増加させる。こ
の動作によりｎ・ｆrの値はｆinに集束し、（ｎ−１）
・ｆr≦ｆin≦ｎ・ｆrの関係が成り立つようになる。さ
らに、高安定度電圧制御発振器１では外部クロック位相
比較器６の電圧出力に比例して、発振周波数ｆrを±Δ
ｆだけ微増微減させる。このような動作により電圧制御
発振器３の発振周波数は、外部クロックの周波数に一致
するようになる。On the other hand, in the external clock phase comparator 6, the frequency of the external clock having the frequency f in input from the external clock input terminal 8 and the frequency of the output signal of the voltage controlled oscillator 3 having the frequency n · fr are compared. A comparison is made. In the up / down counter 7, the external clock phase comparator 6
in <subtracting the count value n when the relationship of n · f r is satisfied, also the external clock by the phase comparator 6 n · f r> f in
When the relationship of is established, the count value n is increased. The value of n · f r is focused to f in this operation, (n-1)
The relationship of f r ≦ f in ≦ n · f r is established. Further, in the high stability voltage controlled oscillator 1, the oscillation frequency fr is ± Δ in proportion to the voltage output of the external clock phase comparator 6.
Only slightly increase or decrease by f. With such an operation, the oscillation frequency of the voltage controlled oscillator 3 comes to match the frequency of the external clock.
【００１７】図３は上記第１の実施例によるクロック同
期装置の応用の一例として、ＡＤ変換器のサンプリング
クロックとして同期クロック出力信号を用いた場合の構
成を示している。９はＡＤ変換器であり、同期クロック
出力端子４はＡＤ変換器９のサンプリングクロック入力
端子に接続されて、クロック同期装置による同期がとら
れている。FIG. 3 shows, as an example of application of the clock synchronizer according to the first embodiment, a configuration in which a synchronous clock output signal is used as a sampling clock of an AD converter. Reference numeral 9 is an AD converter, and the synchronous clock output terminal 4 is connected to the sampling clock input terminal of the AD converter 9 and is synchronized by the clock synchronizer.
【００１８】高安定度電圧制御発振器１に水晶振動子や
リチウムタンタレート等を用いた安定度の高い発振器を
用いた場合、電圧制御発振器３の発振周波数は高安定度
電圧制御発振器１の発振周波数にロックしているので、
周波数安定度の高い電圧制御発振器３の出力信号が得ら
れるようになる。When a highly stable oscillator such as a crystal oscillator or lithium tantalate is used as the high stability voltage controlled oscillator 1, the oscillation frequency of the voltage controlled oscillator 3 is the oscillation frequency of the high stability voltage controlled oscillator 1. Locked in
The output signal of the voltage controlled oscillator 3 having high frequency stability can be obtained.
【００１９】このように、上記第１の実施例であるクロ
ック同期装置によれば、以下の効果が得られる。 （１）外部クロックへの同期が、まず基準クロック位相
比較器２と電圧制御発振器３とｎ進カウンタ５によって
粗調が行われるため、幅広い周波数のクロック入力に対
しての同期が可能になる。 （２）外部クロックとの同期は、さらに外部クロック位
相比較器６と高安定度電圧制御発振器１により微調が行
われるため、高安定度電圧制御発振器１により、ジッタ
の少ないクロック出力を得ることができる。例えばＡＤ
変換器やＤＡ変換器等に用いた場合、幅広い入力信号に
対して同期する変換を行える。また、ジッタの少ないク
ロックがこれら変換器のサンプリングクロックとして与
えられるため、変換精度を常に非常に高く保つことがで
きる。As described above, according to the clock synchronizer of the first embodiment, the following effects can be obtained. (1) The synchronization with the external clock is first performed roughly by the reference clock phase comparator 2, the voltage controlled oscillator 3 and the n-ary counter 5, so that the synchronization with the clock input of a wide range of frequencies becomes possible. (2) Since the synchronization with the external clock is finely adjusted by the external clock phase comparator 6 and the high stability voltage controlled oscillator 1, the high stability voltage controlled oscillator 1 can obtain a clock output with less jitter. it can. For example AD
When used as a converter or a DA converter, it is possible to perform conversion in synchronization with a wide range of input signals. Further, since a clock with less jitter is given as the sampling clock of these converters, the conversion accuracy can be kept extremely high at all times.
【００２０】図４は本発明の第２の実施例の構成を示す
ものである。図４において、符号１〜８に示す各ブロッ
クは図１に示す第１の実施例における各ブロックと同一
名称と同一機能を有するものであるので、説明を省略す
る。図４において、１０は分周比切換スイッチ、１１は
分周比設定器である。分周比切換スイッチ１０はｎ進カ
ウンタ５の分周比をアップダウンカウンタ７によって決
めるか、分周比設定器１１によって与えられる計数値ｎ
にするかを選択する。１２は電源切換スイッチ、１３は
定電圧源である。電源切換スイッチ１２は、高安定度電
圧制御発振器１に印加される制御電圧源を外部クロック
位相比較器６の出力電圧とするか、定電圧源１３とする
かを選択する。分周比切換スイッチ１０と電源切換スイ
ッチ１２とは連動するようになっており、同時に切換え
が行われる。また、これら２つのスイッチの素子は、例
えばアナログスイッチのような半導体素子による切換手
段であってもよい。FIG. 4 shows the configuration of the second embodiment of the present invention. In FIG. 4, each block indicated by reference numerals 1 to 8 has the same name and the same function as each block in the first embodiment shown in FIG. In FIG. 4, 10 is a frequency division ratio changeover switch, and 11 is a frequency division ratio setting device. The division ratio changeover switch 10 determines the division ratio of the n-ary counter 5 by the up / down counter 7 or the count value n given by the division ratio setter 11.
Select whether or not. Reference numeral 12 is a power source changeover switch, and 13 is a constant voltage source. The power source changeover switch 12 selects whether the control voltage source applied to the high stability voltage controlled oscillator 1 is the output voltage of the external clock phase comparator 6 or the constant voltage source 13. The frequency division ratio changeover switch 10 and the power supply changeover switch 12 are interlocked with each other, and are changed over at the same time. Further, the elements of these two switches may be switching means by semiconductor elements such as analog switches.
【００２１】次に上記第２の実施例の動作について説明
する。クロック同期装置では外部クロックを使用しない
場合もある。このような場合、外部クロックに代わって
ｎ進カウンタ５の分周比を固定的に決める必要がある。
そこで、ｎ進カウンタ５の入力信号は、分周比切換スイ
ッチ１０を操作することによってアップダウンカウンタ
７から分周比設定器１１へ切換えることによって電圧制
御発振器３の発振周波数を決定する計数値ｎを与えるよ
うになっている。また、外部クロックを使用しない場合
には高安定度電圧制御発振器１の発振周波数を一定にす
るために、電源切換スイッチ１２を操作して高安定度電
圧制御発振器１に加えられる制御電圧を外部クロック位
相比較器６の出力電圧から定電圧源１３の出力電圧に切
り換えるようになっている。Next, the operation of the second embodiment will be described. The clock synchronizer may not use the external clock. In such a case, it is necessary to fix the frequency division ratio of the n-ary counter 5 instead of the external clock.
Therefore, the input signal of the n-ary counter 5 is a count value n which determines the oscillation frequency of the voltage controlled oscillator 3 by switching the up / down counter 7 to the frequency division ratio setter 11 by operating the frequency division ratio switch 10. To give. Further, when the external clock is not used, in order to keep the oscillation frequency of the high stability voltage controlled oscillator 1 constant, the power source changeover switch 12 is operated to change the control voltage applied to the high stability voltage controlled oscillator 1 to the external clock. The output voltage of the phase comparator 6 is switched to the output voltage of the constant voltage source 13.
【００２２】したがって、上記第２の実施例であるクロ
ック同期装置によれば、第１の実施例による効果に加え
て、外部クロックとの同期が不要な場合でも、分周比切
換スイッチ１０および電源切換スイッチ１２を操作する
ことによって、広い周波数変化幅を持ち、かつ安定度の
高いサンプリングクロックを得ることができるので、例
えばＡＤ変換器やＤＡ変換器に用いた場合、幅広い入力
信号に対して同期する変換が行え、また、ジッタの少な
いクロックがこれら変換器のサンプリングクロックとし
て与えられるため、変換精度を常に非常に高く保つこと
ができるという効果がある。Therefore, according to the clock synchronizer of the second embodiment, in addition to the effect of the first embodiment, even if the synchronization with the external clock is unnecessary, the division ratio changeover switch 10 and the power source are provided. By operating the change-over switch 12, a sampling clock having a wide frequency variation range and high stability can be obtained. Therefore, when used in an AD converter or a DA converter, for example, it synchronizes with a wide input signal. Since the conversion can be performed and the clock with less jitter is given as the sampling clock of these converters, there is an effect that the conversion accuracy can always be kept extremely high.
【００２３】図５は、本発明の第３の実施例の構成を示
すものである。図５において、符号１〜８に示す各ブロ
ックは図１に示す第１の実施例における各ブロックと同
一名称と同一機能を有するものであるので、説明を省略
する。図５において、１４はデコーダ、１５は表示器で
ある。デコーダ１４はアップダウンカウンタ７の計数値
を取り出し、表示器１５に計数値を表示させている。表
示器１５は、複数セグメントを有するもの、ドットマト
リクスあるいはＣＲＴ等、数字や文字の表示が可能な素
子である。FIG. 5 shows the configuration of the third embodiment of the present invention. 5, the blocks denoted by reference numerals 1 to 8 have the same names and functions as the blocks in the first embodiment shown in FIG. In FIG. 5, 14 is a decoder and 15 is a display. The decoder 14 takes out the count value of the up / down counter 7 and causes the display unit 15 to display the count value. The display 15 is a device having a plurality of segments, a dot matrix, a CRT, or the like and capable of displaying numbers and characters.
【００２４】次に上記第３の実施例の動作について説明
する。高安定度電圧制御発振器１の発振周波数の変化幅
が比較的小さい場合、電圧制御発振器３の発振周波数は
ｎ進カウンタ５における計数値ｎと比例関係にある。デ
コーダ１４においてｎ・ｆrの演算を行う。したがっ
て、サンプリング周波数である電圧制御発振器３の発振
周波数が表示器１５に表示される。Next, the operation of the third embodiment will be described. When the variation width of the oscillation frequency of the high stability voltage controlled oscillator 1 is relatively small, the oscillation frequency of the voltage controlled oscillator 3 is proportional to the count value n of the n-ary counter 5. Performing the calculation of n · f r in the decoder 14. Therefore, the oscillation frequency of the voltage controlled oscillator 3, which is the sampling frequency, is displayed on the display unit 15.
【００２５】したがって、第３の実施例であるクロック
同期装置によれば、上記第１の実施例による効果に加え
て、ｎ進カウンタ５に与えられる計数は、サンプリング
クロック出力の周波数に比例関係にあるため、外部から
与えられるサンプリング周波数の表示が、デコーダ１４
および表示器１５によって可能になるという効果があ
る。Therefore, according to the clock synchronizer of the third embodiment, in addition to the effect of the first embodiment, the count given to the n-ary counter 5 is proportional to the frequency of the sampling clock output. Therefore, the display of the sampling frequency given from the outside is
Further, there is an effect that the display 15 makes it possible.
【００２６】図６は、本発明の第４の実施例の構成を示
すものである。図６において、各符号にて示す各構成要
素は図４および図５にそれぞれ示す第２および第３の実
施例における各構成要素と同一名称と同一機能を有する
ものであるので、説明を省略する。FIG. 6 shows the configuration of the fourth embodiment of the present invention. In FIG. 6, each constituent element indicated by each reference numeral has the same name and function as each constituent element in the second and third embodiments shown in FIGS. .
【００２７】次に上記第４の実施例の動作について説明
する。図６において、外部クロックを使用しない場合、
外部クロックに代わってｎ進カウンタ５の分周比を固定
的に決めるために、ｎ進カウンタ５の入力信号を、分周
比切換スイッチ１０を操作することによってアップダウ
ンカウンタ７から分周比設定器１１へ切換えることによ
って電圧制御発振器３の発振周波数を決定する計数値ｎ
を与え、また、高安定度電圧制御発振器１の発振周波数
を一定にするために、電源切換スイッチ１２を操作して
高安定度電圧制御発振器１に加えられる制御電圧を外部
クロック位相比較器６の出力電圧から定電圧源１３の出
力電圧に切り換えた場合でも、表示器１５はデコーダ１
４によって、ｎ進カウンタ５の入力端子における周波数
を表示する。Next, the operation of the above fourth embodiment will be described. In FIG. 6, when the external clock is not used,
In order to fixedly determine the frequency division ratio of the n-ary counter 5 instead of the external clock, the input signal of the n-ary counter 5 is set by the up / down counter 7 by operating the frequency division ratio switch 10. Value n for determining the oscillation frequency of the voltage controlled oscillator 3 by switching to the voltage controller 11
Further, in order to make the oscillation frequency of the high stability voltage controlled oscillator 1 constant, the power source changeover switch 12 is operated to control the control voltage applied to the high stability voltage controlled oscillator 1 by the external clock phase comparator 6. Even when the output voltage is switched to the output voltage of the constant voltage source 13, the display unit 15 is operated by the decoder 1
4, the frequency at the input terminal of the n-ary counter 5 is displayed.
【００２８】したがって、第４の実施例であるクロック
同期装置によれば、上記第２の実施例による効果に加え
て、外部クロックとの同期が不要な場合も、ｎ進カウン
タ５に与えられる計数値は、サンプリングクロック出力
の周波数に比例関係にあるため、設定中のサンプリング
周波数の表示が、デコーダ１４および表示器１５によっ
て可能になるという効果がある。Therefore, according to the clock synchronizer of the fourth embodiment, in addition to the effect of the second embodiment, even when the synchronization with the external clock is not necessary, the clock supplied to the n-ary counter 5 is counted. Since the numerical value is proportional to the frequency of the sampling clock output, there is an effect that the sampling frequency being set can be displayed by the decoder 14 and the display 15.
【００２９】なお、第３または第４の実施例において、
デコーダ１４の中あるいは別のブロックとして、デコー
ダ１４が演算した結果の数値を文字を表すコードに変換
する機能を付加すれば、演算した周波数に対応する文字
を、例えば周波数が４４．１ｋHzの場合には「ＣＤ」
と、４８ｋHzの場合には「ＤＡＴ」というように表示器
１５に表示が可能となり、使用者の便に供するところが
多くなる。In the third or fourth embodiment,
If a function of converting the numerical value of the result calculated by the decoder 14 into a code representing a character is added as a block in the decoder 14 or another block, the character corresponding to the calculated frequency can be displayed when the frequency is, for example, 44.1 kHz. Is "CD"
Then, in the case of 48 kHz, it is possible to display on the display device 15 like "DAT", and more places are provided for the user's flights.
【００３０】[0030]
【発明の効果】本発明は上記第１の実施例により明らか
なように、下記の効果を有す。 （１）外部クロックへの同期が、まず第１の位相比較器
と電圧制御発振器と計数器によって粗調整が行われるた
め、クロック同期装置の出力をサンプリングクロックと
する機器において、幅広い周波数の外部クロック入力に
対しての同期が可能になる。 （２）外部クロックとの同期は、さらに第２の位相比較
器と高安定度電圧制御発振器により微調整が行われるた
め、高安定度電圧制御発振器により、ジッタの少ないク
ロック出力を得ることができる。 （３）クロック同期装置を例えばＡＤ変換器やＤＡ変換
器等に用いた場合、幅広い入力信号に対して同期する変
換を行える。また、ジッタの少ないクロックがこれら変
換器のサンプリングクロックとして与えられるため、変
換精度を常に非常に高く保つことができる。The present invention has the following effects, as apparent from the first embodiment. (1) Since the synchronization with the external clock is first roughly adjusted by the first phase comparator, the voltage controlled oscillator, and the counter, the external clock having a wide frequency range can be used in the device using the output of the clock synchronizer as the sampling clock. Allows synchronization to the input. (2) Since the synchronization with the external clock is finely adjusted by the second phase comparator and the high-stability voltage-controlled oscillator, the high-stability voltage-controlled oscillator can provide a clock output with less jitter. . (3) When the clock synchronizer is used in, for example, an AD converter or a DA converter, conversion that synchronizes with a wide range of input signals can be performed. Further, since a clock with less jitter is given as the sampling clock of these converters, the conversion accuracy can be kept extremely high at all times.
【００３１】また、本発明によれば上記第２の実施例に
より明らかなように、第１の実施例による効果に加え
て、外部クロックとの同期が不要な場合でも、第１およ
び第２の切換手段を操作することにより、広い周波数変
化幅を持ち、かつ安定度の高いサンプリングクロックを
得ることができるという効果を有する。Further, according to the present invention, as is apparent from the second embodiment, in addition to the effect of the first embodiment, even if the synchronization with the external clock is not necessary, the first and second embodiments are possible. By operating the switching means, it is possible to obtain a sampling clock having a wide frequency variation range and high stability.
【００３２】また、本発明によれば上記第３および第４
の実施例により明らかなように、デコーダと表示器を有
しているので、外部クロックが必要な場合でも、外部ク
ロックとの同期が不要な場合でも、サンプリングクロッ
ク出力の周波数あるいはその周波数に対応する文字が表
示できるという効果を有する。Further, according to the present invention, the above-mentioned third and fourth
As is clear from the embodiment of the present invention, since it has a decoder and a display, it corresponds to the frequency of the sampling clock output or its frequency even when an external clock is required or when synchronization with the external clock is not required. It has the effect that characters can be displayed.
【図１】本発明の第１の実施例におけるクロック同期装
置の概略ブロック図FIG. 1 is a schematic block diagram of a clock synchronizer according to a first embodiment of the present invention.
【図２】同クロック同期装置における位相比較器の入出
力特性図FIG. 2 is an input / output characteristic diagram of a phase comparator in the same clock synchronizer.
【図３】同クロック同期装置をＡＤ変換装置に用いた場
合の概略ブロック図FIG. 3 is a schematic block diagram when the same clock synchronization device is used as an AD conversion device.
【図４】本発明の第２の実施例におけるクロック同期装
置の概略ブロック図FIG. 4 is a schematic block diagram of a clock synchronizer according to a second embodiment of the present invention.
【図５】本発明の第３の実施例におけるクロック同期装
置の概略ブロック図FIG. 5 is a schematic block diagram of a clock synchronizer according to a third embodiment of the present invention.
【図６】本発明の第４の実施例におけるクロック同期装
置の概略ブロック図FIG. 6 is a schematic block diagram of a clock synchronizer according to a fourth embodiment of the present invention.
【図７】従来のクロック同期装置の概略ブロック図FIG. 7 is a schematic block diagram of a conventional clock synchronizer.
【図８】同クロック同期装置における位相比較器の入出
力特性図FIG. 8 is an input / output characteristic diagram of a phase comparator in the same clock synchronizer.
【符号の説明】 １ 高安定度電圧制御発振器 ２ 基準クロック位相比較器（第１の位相比較器） ３ 電圧制御発振器 ４ 同期クロック出力端子 ５ ｎ進カウンタ（計数器） ６ 外部クロック位相比較器（第２の位相比較器） ７ アップダウンカウンタ（可逆計数器） ８ 外部クロック入力端子[Explanation of symbols] 1 high stability voltage controlled oscillator 2 reference clock phase comparator (first phase comparator) 3 voltage controlled oscillator 4 synchronous clock output terminal 5 n-ary counter (counter) 6 external clock phase comparator ( Second phase comparator) 7 Up-down counter (reversible counter) 8 External clock input terminal
Claims (4)
発振器と、その高安定度電圧制御発振器の出力信号が一
方の入力端子に入力される第１の位相比較器と、その第
１の位相比較器の出力電圧が制御端子に入力される電圧
制御発振器と、その電圧制御発振器の出力信号が一方の
入力端子に入力され出力電圧が前記高安定度電圧制御発
振器の制御端子へ入力される第２の位相比較器と、その
第２の位相比較器の他の一方の入力端子に接続されて外
部クロックを入力する外部クロック入力端子と、前記電
圧制御発振器の出力信号を入力して分周を行いその出力
信号を前記第１の位相比較器の他の一方の入力端子に入
力する計数器と、その計数器に対して前記第２の位相比
較器の出力電圧によって表される前記高安定度電圧制御
発振器の出力信号の周波数と前記外部クロックの周波数
とを比較した結果を前記計数器へ入力して前記計数器に
おける分周比を制御する可逆計数器と、前記電圧制御発
振器の出力端子に接続されて同期クロックを出力する同
期クロック出力端子とを備えたクロック同期装置。1. A high stability voltage controlled oscillator that oscillates a reference clock, a first phase comparator to which an output signal of the high stability voltage controlled oscillator is input to one input terminal, and a first phase thereof. A voltage-controlled oscillator in which the output voltage of the comparator is input to the control terminal, and an output signal of the voltage-controlled oscillator is input to one input terminal, and the output voltage is input to the control terminal of the high-stability voltage-controlled oscillator. 2 phase comparator, an external clock input terminal connected to the other one input terminal of the second phase comparator to input an external clock, and an output signal of the voltage controlled oscillator are input to perform frequency division. A counter for inputting the output signal to the other input terminal of the first phase comparator, and the high stability represented by the output voltage of the second phase comparator with respect to the counter. Output signal of voltage controlled oscillator A reversible counter that inputs the result of comparing the frequency and the frequency of the external clock to the counter to control the frequency division ratio in the counter, and a synchronous clock that is connected to the output terminal of the voltage controlled oscillator And a clock synchronizing device having a synchronizing clock output terminal.
定器と、前記計数器における分周比を制御する入力信号
を可逆計数器から前記分周比設定器へ切換える第１の切
換手段と、高安定度電圧制御発振器の発振周波数を制御
する電圧を発生する定電圧源と、前記高安定度電圧制御
発振器の発振周波数を制御する電圧を第２の位相比較器
の出力電圧から前記定電圧源の出力電圧に切換える第２
の切換手段とを設けた請求項１記載のクロック同期装
置。2. A first switching for switching a frequency division ratio setting device for setting a frequency division ratio in the counter and an input signal for controlling the frequency division ratio in the counter from the reversible counter to the frequency division ratio setting device. Means, a constant voltage source for generating a voltage for controlling the oscillation frequency of the high stability voltage controlled oscillator, and a voltage for controlling the oscillation frequency of the high stability voltage controlled oscillator from the output voltage of the second phase comparator. Second to switch to the output voltage of the constant voltage source
2. The clock synchronization device according to claim 1, further comprising switching means.
力するデコーダと、そのデコーダの出力信号によって前
記計数器に与えられる計数値に応じた数値を表示する表
示器とを設けた請求項１または２記載のクロック同期装
置。3. A decoder for inputting a signal for controlling a frequency division ratio in a counter, and a display for displaying a numerical value according to a count value given to the counter by an output signal of the decoder. 1. The clock synchronization device according to 1 or 2.
た規則によって対応する文字を表示するようにした請求
項３記載のクロック同期装置。4. A clock synchronization device according to claim 3, wherein a character corresponding to a numerical value corresponding to the count value is displayed according to a predetermined rule.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04204808A JP3102149B2 (en) | 1992-07-31 | 1992-07-31 | Clock synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04204808A JP3102149B2 (en) | 1992-07-31 | 1992-07-31 | Clock synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653826A true JPH0653826A (en) | 1994-02-25 |
| JP3102149B2 JP3102149B2 (en) | 2000-10-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04204808A Expired - Fee Related JP3102149B2 (en) | 1992-07-31 | 1992-07-31 | Clock synchronizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102149B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707066A (en) * | 1994-12-02 | 1998-01-13 | Nok Corporation | Boot assembly with adapter |
| US6716553B1 (en) | 1999-05-07 | 2004-04-06 | Nitto Denko Corporation | Porous films and processes for the production thereof |
| KR100516742B1 (en) * | 2001-12-28 | 2005-09-22 | 주식회사 하이닉스반도체 | Clock synchronization device |
| JP2011040943A (en) * | 2009-08-10 | 2011-02-24 | Fujitsu Semiconductor Ltd | Phase-locked loop circuit |
-
1992
- 1992-07-31 JP JP04204808A patent/JP3102149B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5707066A (en) * | 1994-12-02 | 1998-01-13 | Nok Corporation | Boot assembly with adapter |
| US6716553B1 (en) | 1999-05-07 | 2004-04-06 | Nitto Denko Corporation | Porous films and processes for the production thereof |
| KR100516742B1 (en) * | 2001-12-28 | 2005-09-22 | 주식회사 하이닉스반도체 | Clock synchronization device |
| JP2011040943A (en) * | 2009-08-10 | 2011-02-24 | Fujitsu Semiconductor Ltd | Phase-locked loop circuit |
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| Publication number | Publication date |
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| JP3102149B2 (en) | 2000-10-23 |
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