JPH0777349B2 - Frequency data generator - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、周波数データ発生装置に関し、特に少数の変
更量設定操作子を用いて、発生すべき信号の周波数を増
減でき、かつ即座に固定された値にすることができるも
のに関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a frequency data generator, and in particular, it is possible to increase or decrease the frequency of a signal to be generated by using a small number of change amount setting operators and to immediately fix it. Regarding what can be a value.

〔従来技術〕[Prior art]

従来から、外部操作子の操作により出力させるべき信号
の周波数を自由に増減させる装置が提案されている。こ
れは例えば、特開昭56−104545号公報に示されており、
この公報では出力する周波数をプログラマブル分周器の
分周比を増減することによって可変する構成が示されて
いる。そして外部操作子としては出力する周波数を増大
するように可変させる第１の操作子と減少させる方向に
可変させる第２の操作子から成り、これによって自由に
かつダイヤル等の操作子に比べて簡単な構成で正確にデ
ータを可変できる。2. Description of the Related Art Conventionally, there has been proposed a device for freely increasing or decreasing the frequency of a signal to be output by operating an external operator. This is shown, for example, in JP-A-56-104545,
This publication shows a configuration in which the output frequency is changed by increasing or decreasing the frequency division ratio of the programmable frequency divider. The external operator is composed of a first operator for changing the output frequency so as to increase it and a second operator for changing the output frequency so that it can be freely and easily compared with an operator such as a dial. Data can be changed accurately with a simple configuration.

〔従来技術の問題点〕[Problems of conventional technology]

しかしながら、周波数の値を操作子によって可変する前
の値、つまり基準となる周波数値、例えば電子楽器にお
いては、チューニングの基準となる442Hzや、よく用い
られる所定の値、例えば受信機等における各チャンネル
の同調周波数の値に設定しようとすると、これら固定さ
れた値に即座に戻すためのスイッチを専用に設けなけれ
ばならない。また２つの操作子をさらに使用して固定さ
れた値に戻すことも可能であるが、操作に非常に時間が
かかる。However, the value before changing the frequency value by the operator, that is, the reference frequency value, for example, in electronic musical instruments, 442 Hz which is the reference for tuning, and a predetermined value often used, for example, each channel in a receiver etc. In order to set the tuning frequency value of, a switch for immediately returning to these fixed values must be provided exclusively. It is also possible to return to a fixed value by further using the two controls, but the operation is very time consuming.

さらに増減変更させる周波数データが楽音ピッチなどの
ように、基準の値が夫々決まっている場合は、ある基準
値を変更するにしても隣接する他の基準値を超えるまで
増減変更しないように制限しなければならない。しかし
ながら、こうした増減用のスイッチを用いた場合には、
変更量を操作者に知らせる表示部のようなものを付加し
なければ、どのくらい変更したかがわからず、基準値を
必要以上に大幅に変更してしまう恐れがでてくる。Furthermore, if the reference value is decided for each frequency data to be increased or decreased, such as a musical tone pitch, even if a certain reference value is changed, it is restricted not to increase or decrease until it exceeds the other adjacent reference value. There must be. However, when using such a switch for increase / decrease,
Unless something like a display unit for notifying the operator of the amount of change is added, it is impossible to know how much the change has been made and there is a risk that the reference value will be changed more than necessary.

〔発明の目的〕[Object of the Invention]

本発明は、発生すべき周波数の値をスイッチ数を増加さ
せることなく、かつ簡単な操作で即座に固定された値に
設定することができるようにするとともに、データを変
更する際、必要以上の変更が行なわれないようにするこ
とを目的とする。INDUSTRIAL APPLICABILITY The present invention makes it possible to set a frequency value to be generated to a fixed value immediately by a simple operation without increasing the number of switches, and to change the data more than necessary. The purpose is to prevent changes.

〔発明の要点〕[Main points of the invention]

本発明は上記目的を達成するために、所望の値のデータ
が記憶された記憶手段と、第１の操作子の操作によりこ
の記憶手段に記憶されたデータの値が一定範囲にあると
きのみ、このデータの値を増大する方向に変更する第１
の手段と、第２の操作子の操作により上記記憶手段に記
憶されたデータの値が一定範囲にあるときのみ、このデ
ータの値を減少する方向に変更する第２の手段と、上記
第１の及び第２の操作子が同時操作されたことを検出し
て上記記憶手段に記憶されたデータの値を固定された値
に設定する設定手段と、上記記憶手段に記憶されている
データの値に基づいた周波数の信号の出力を指示する周
波数信号出力指示手段と、を備えたことを特徴とする。In order to achieve the above object, the present invention provides a storage unit in which data of a desired value is stored, and only when the value of the data stored in the storage unit by the operation of the first operator is within a certain range. First to change the value of this data to increase
Means and second means for changing the value of the data stored in the storage means to a direction in which the value of the data is decreased only when the value of the data stored in the storage means is within a certain range by the operation of the second operator, and the first means. Setting means for detecting the simultaneous operation of the first and second operating elements and setting the value of the data stored in the storage means to a fixed value, and the value of the data stored in the storage means. Frequency signal output instructing means for instructing the output of a signal of a frequency based on the above.

〔実施例〕〔Example〕

第１図は、本発明に係る周波数データ発生装置を適用し
た電子楽器の主要ブロック図である。図中１は、周波数
発生器であり、この周波数発生器１の出力は、分周器２
に入力する。この分周器２にて、上記周波数発生器１の
信号を1/768に分周した後、位相比較器（P.D.）３の一
端に入力する。この位相比較器３の出力は、ローパスフ
ィルタ（LPF）４、電圧制御型発振器（VCO）５を介し、
分周器６、７に入力し夫々1/2、1/3に分周される。上記
分周器６の出力はプログラマブルデバイダ８に入力し、
分周比を決定される。このプログラマブルデバイダ８の
分周比は、チューニングデータ発生部９にて指定される
もので、チューニング値を増大させるための第１の操作
子10と、チューニング値を減少させる第２の操作子11の
押圧操作により行なわれる。又、プログラマブルデバイ
ダ８の出力は、上記位相比較器３の他端に入力する。従
って、この位相比較器３、ローパスフィルタ４、電圧制
御型発振器５、分周器６、プログラマブルデバイダ８に
てPLL12が構成される。FIG. 1 is a main block diagram of an electronic musical instrument to which the frequency data generator according to the present invention is applied. In the figure, 1 is a frequency generator, and the output of this frequency generator 1 is a frequency divider 2
To enter. The frequency divider 1 divides the signal of the frequency generator 1 into 1/768 and then inputs the signal to one end of the phase comparator (PD) 3. The output of the phase comparator 3 is passed through a low pass filter (LPF) 4 and a voltage controlled oscillator (VCO) 5,
It is input to the frequency dividers 6 and 7 and divided into 1/2 and 1/3, respectively. The output of the frequency divider 6 is input to the programmable divider 8,
The division ratio is decided. The frequency division ratio of the programmable divider 8 is specified by the tuning data generator 9 and is used for the first manipulator 10 for increasing the tuning value and the second manipulator 11 for decreasing the tuning value. It is performed by pressing operation. The output of the programmable divider 8 is input to the other end of the phase comparator 3. Therefore, the phase comparator 3, the low-pass filter 4, the voltage-controlled oscillator 5, the frequency divider 6, and the programmable divider 8 constitute the PLL 12.

一方、このPLL12の出力は、上記分周器７を介して楽音
作成部13のCLK端子に入力し、上記楽音作成部13の基準
クロックとなる。又、この楽音作成部13には、鍵、リズ
ムの種類を指定するスイッチ等を有するキー・スイッチ
部14の信号がCPU（中央制御装置：マイクロプロセッサ
等から成る）15を介し、入力している。そして、上記楽
音作成部13は、上記PLL12から分周器７を介して基準ク
ロックに基づいて、つまり所望のチューニング値にて、
楽音が作成されて、図示しない増幅器、スピーカを介
し、放音される。On the other hand, the output of the PLL 12 is input to the CLK terminal of the musical tone creating section 13 via the frequency divider 7 and becomes the reference clock of the musical tone creating section 13. Further, a signal of a key switch section 14 having a switch for designating a key, a rhythm type, etc. is inputted to the musical sound producing section 13 via a CPU (central control unit: composed of a microprocessor etc.) 15. . Then, the musical sound creating unit 13 is based on the reference clock from the PLL 12 via the frequency divider 7, that is, at a desired tuning value,
A musical sound is created and emitted through an amplifier and a speaker (not shown).

次に、第２図にて周波数データ発生装置に相当するチュ
ーニングデータ発生部９の具体的回路を示す。Next, FIG. 2 shows a specific circuit of the tuning data generator 9 corresponding to the frequency data generator.

第２図に示すように、チューニングデータ発生部９は、
抵抗R1、R2、インバータ16、17、22、23、34、35、ワン
ショットマルチ18、19、アンドゲート20、21、24、25、
28、29、36、オアゲート26、27、カウンタ部30、発振器
31、微分回路32、33、ナンドゲート37、38、及びデコー
ダ39を含む。このうち、カウンタ部30は本願発明の「記
憶手段」に相当する。またインバータ34、35及びアンド
ゲート36は本願発明の「設定手段」に相当し、デコーダ
39は本願発明の「周波数信号指示手段」に相当する。As shown in FIG. 2, the tuning data generator 9
Resistors R1, R2, Inverters 16, 17, 22, 23, 34, 35, One Shot Multi 18, 19, AND Gate 20, 21, 24, 25,
28, 29, 36, OR gates 26, 27, counter section 30, oscillator
31 includes differentiation circuits 32 and 33, NAND gates 37 and 38, and a decoder 39. Of these, the counter unit 30 corresponds to the “storage unit” of the present invention. Further, the inverters 34, 35 and the AND gate 36 correspond to the "setting means" of the present invention, and
Reference numeral 39 corresponds to the "frequency signal indicating means" of the present invention.

第１の操作子10、第２の操作子11の一端は夫々、接地し
ており、一方、他端は抵抗R1、R2を夫々介して電圧Ｖが
供給される。上記第１、第２の操作子10、11は、またイ
ンバータ16、17、ワンショットマルチ18、19、更にアン
ドゲート20、21の一端に夫々入力する。上記ワンショッ
トマルチ18、19の出力は、インバータ22、23を介し、上
記アンドゲート20、21の他端に夫々入力する。そして、
このアンドゲート20、21の出力は、アンドゲート24、2
5、オアゲート26、27、アンドゲート28、29を介して、
カウンタ部30にカウントUP、カウントdown信号として夫
々入力する。一方、発振器31の出力は、上記アンドゲー
ト24、25の他端に入力する。また、上記第１、第２の操
作子10、11からの出力は、微分回路32、33に夫々入力
し、上記第１、第２の操作子10、11を押圧した瞬間だ
け、出力が生じる。そして、この微分回路32、33の出力
は、夫々オアゲート26、27の他端に入力する。加えて、
上記抵抗R1、R2を介した電圧Ｖは、インバータ34、35を
夫々介し、アンドゲート36に入力し、このアンドゲート
36の出力は、上記カウンタ部30に所定値を設定するRESE
T信号として入力する。上記カウンタ部30の出力は、夫
々ナンドゲート37、38に入力し、更に上記アンドゲート
28、29の他端に夫々入力する。ここで、ナンドゲート37
は上部カウンタ部30の値が所望の最大値に達すると出力
が“0"となり、上記アンドゲート28を閉成し、上記カウ
ンタ部30のカウントUP動作を停止させる。又、ナンドゲ
ート38は上記カウンタ部30の値が所望の最小値に達する
出力が“0"となり、上記アンドゲート29を閉成し、上記
カウンタ部30のカウントdown動作を停止させる。一方、
上記カウンタ部30の出力は、デコーダ39に入力し、デコ
ードされて上記プログラマブルデバイダ８に入力する。One end of each of the first operating element 10 and the second operating element 11 is grounded, while the other end is supplied with the voltage V via the resistors R1 and R2. The first and second operators 10 and 11 are also input to the inverters 16 and 17, the one-shot multis 18 and 19, and one ends of the AND gates 20 and 21, respectively. The outputs of the one-shot multis 18, 19 are input to the other ends of the AND gates 20, 21 via inverters 22, 23, respectively. And
The outputs of the AND gates 20 and 21 are the AND gates 24 and 2
5, via OR gates 26, 27, AND gates 28, 29,
The count UP and the count down signals are input to the counter unit 30, respectively. On the other hand, the output of the oscillator 31 is input to the other ends of the AND gates 24 and 25. The outputs from the first and second operating elements 10 and 11 are input to the differentiating circuits 32 and 33, respectively, and output is generated only at the moment when the first and second operating elements 10 and 11 are pressed. . The outputs of the differentiating circuits 32 and 33 are input to the other ends of the OR gates 26 and 27, respectively. in addition,
The voltage V via the resistors R1 and R2 is input to the AND gate 36 via the inverters 34 and 35, respectively.
The output of 36 is RESE that sets a predetermined value in the counter section 30.
Input as T signal. The output of the counter section 30 is input to NAND gates 37 and 38, respectively, and further the AND gate
Input to the other end of 28 and 29 respectively. Where Nand Gate 37
When the value of the upper counter section 30 reaches a desired maximum value, the output becomes "0", the AND gate 28 is closed, and the count UP operation of the counter section 30 is stopped. Further, the NAND gate 38 outputs "0" when the value of the counter section 30 reaches a desired minimum value, closes the AND gate 29, and stops the count down operation of the counter section 30. on the other hand,
The output of the counter unit 30 is input to the decoder 39, decoded and input to the programmable divider 8.

次に上記実施例の動作につき説明する。Next, the operation of the above embodiment will be described.

上記周波数発生器１からの発振周波数4.946848〔MHZ〕
の信号が、分周器２にて1/768に分周されPLL12に入力す
る。そして、このPLL12内の上記プログラマブルデバイ
ダ８は、上記チューニングデータ発生部９からのデータ
により分周比が決定され、上記PLL12からの出力が上記
分周器７を介して、上記楽音作成部13に入力する。この
時、上記プログラマブルデバイダ８の分周比が1/1152の
時、上記分周器７からの信号が4.94684〔MHZ〕となり、
この分周器７からの信号を受けて楽音作成部18は、キー
・スイッチ部14で指定された音高（１オクターブ分の音
高はＣ（ド）,C＃,D（レ）,D＃,E（ミ）,F（ファ）,F
＃,G（ソ）,G＃,A（ラ）,A＃,B（シ）で構成される）の
周波数信号を生成する。Oscillation frequency from the above frequency generator 1 4.946848 [MHZ]
The signal of is divided into 1/768 by the frequency divider 2 and input to the PLL 12. In the programmable divider 8 in the PLL 12, the frequency division ratio is determined by the data from the tuning data generating section 9, and the output from the PLL 12 is sent to the musical tone creating section 13 via the frequency divider 7. input. At this time, when the dividing ratio of the programmable divider 8 is 1/1152, the signal from the divider 7 becomes 4.94884 [MHZ],
In response to the signal from the frequency divider 7, the musical tone creating section 18 causes the pitch designated by the key switch section 14 (the pitch for one octave is C (do), C #, D (re), D). #, E (Mi), F (Fa), F
#, G (so), G #, A (la), A #, B (shi)) frequency signals are generated.

この各音高の周波数は等比数列の関係にあり、例えばあ
る音高の周波数をf1、Ｎ個上の音階をf2とすると、f2＝
f1×２^{(100×N/1200)}で表わされる。またこうした等比
数列的な関係にある音程（各音高間の差）を、周波数で
はなく、セントという単位で表記する場合もある。例え
ば上述の各音高の差は100セント、１オクターブは12×1
00セント＝1200セントで表わされる。このように各音高
の周波数の相対的な関係は決まっているが、実際に各音
高の周波数を決定するためにはいずれかの音高を基準と
しなければ求めることはできない。そこでこの基準とな
る音高を第４オクターブの「ラ」、つまりA₄として、そ
の周波数の値を442〔Hz〕としている。The frequencies of these pitches are in a geometric progression relationship. For example, if the frequency of a pitch is f1 and the pitch N higher is f2, then f2 =
It is represented by f1 x 2 ^{(100 x N / 1200)} . In addition, pitches (differences between pitches) having such a geometric progression relationship may be expressed in units of cents instead of frequencies. For example, the above pitch difference is 100 cents, and 1 octave is 12 x 1
It is represented by 00 cents = 1200 cents. As described above, the relative relationship between the frequencies of the respective pitches is determined, but in order to actually determine the frequency of each pitch, it cannot be obtained without using any of the pitches as a reference. Therefore, the pitch that serves as the reference is set to “La” in the fourth octave, that is, A ₄ , and the value of the frequency is set to 442 [Hz].

この時、上記第２の操作子11を押圧すると、上記微分回
路33から一発信号が出力しオアゲート27を介し、アンド
ゲート29の一端に入力する。ここで、ナンドゲート38の
出力は、カウンタ部30が最小値に達していないため“1"
となっており、上記アンドゲート29を閉成している。従
って、上記オアゲート27から出力した信号が、上記アン
ドゲート29を介して、カウンタ部30のカウント値を−１
させる。すると、デコーダ39にてデコードされ、上記プ
ログラマブルデバイダ８の分周比を1/1151に設定させ
る。この時、上記分周器７の出力信号は、4294〔Hz〕減
衰して、上記楽音作成部13に入力する。この結果、基準
となる音高A₄の周波数は441.6〔Hz〕となり、前述のセ
ント単位で表わすと、441.6〔Hz〕＝442×２^(c/1200)で
あるから、Ｃ＝1200×log₂（441.6/442）＝−1.5とな
り、1.5セント低くなる。At this time, when the second operator 11 is pressed, a one-shot signal is output from the differentiating circuit 33 and is input to one end of an AND gate 29 via the OR gate 27. Here, the output of the NAND gate 38 is "1" because the counter unit 30 has not reached the minimum value.
And the AND gate 29 is closed. Therefore, the signal output from the OR gate 27 causes the count value of the counter unit 30 to decrease by −1 via the AND gate 29.
Let Then, it is decoded by the decoder 39 and the frequency division ratio of the programmable divider 8 is set to 1/11151. At this time, the output signal of the frequency divider 7 is attenuated by 4294 [Hz] and is input to the musical sound creating unit 13. As a result, the frequency of the reference pitch A ₄ is 441.6 [Hz], which is 441.6 [Hz] = 442 × 2 ^{(c / 1200)} in the above-mentioned cent unit, so C = 1200 × log ₂ (441.6 / 442) = -1.5, which is 1.5 cents lower.

再度、上記第２の操作子11を押圧すると上述の動作がく
り返され、上記分周器７の出力信号は、4294〔Hz〕減衰
して、この結果A₄＝441.2〔Hz〕となり、更に約1.5セン
ト低くなる。When the second manipulator 11 is pressed again, the above-mentioned operation is repeated, and the output signal of the frequency divider 7 is attenuated by 4294 [Hz], resulting in A ₄ = 441.2 [Hz]. About 1.5 cents lower.

ここで、上記第２の操作子11を押圧し続けるとする。ま
ず微分回路33より一発信号が出力し、オアゲート27に入
力し、アンドゲート29を介しカウンタ部30のカウント値
を１だけ減ずる。その後約0.5秒後、上記ワンショット
マルチ19のＱ端子からの出力が“0"となり、インバータ
23にて反転された信号が、アンドゲート21の一端に入力
する。このアンドゲート21の他端は、インバータ17を介
して出力した“1"信号が入力している。すると、アンド
ゲート21から“1"信号が出力し、アンドゲート25を閉成
させる。従って、発振器31から約10〔Hz〕のクロックが
出力し、上記アンドゲート25を介し、更にオアゲート2
7、上記アンドゲート29を介し、上記カウンタ部30に入
力し、カウントdown動作が行なわれる。そして、デコー
ダ39にてデコードされ、上記プログラマブルデバイダ８
の分周比を変化させ、チューニング値を減衰させる。な
お、予め設定したカウント値に達すると、ナンドゲート
38からの出力信号が“0"となり、アンドゲート29を閉成
し、カウンタ部30のカウントdown動作を停止させる。従
って、チューニング値は、ある値以下にはならないよう
に設定されている。Here, it is assumed that the second operator 11 is continuously pressed. First, a one-shot signal is output from the differentiating circuit 33, is input to the OR gate 27, and the count value of the counter section 30 is decremented by 1 via the AND gate 29. Approximately 0.5 seconds later, the output from the Q terminal of the One Shot Multi 19 becomes "0", and the inverter
The signal inverted at 23 is input to one end of the AND gate 21. The “1” signal output via the inverter 17 is input to the other end of the AND gate 21. Then, the "1" signal is output from the AND gate 21, and the AND gate 25 is closed. Therefore, a clock of about 10 [Hz] is output from the oscillator 31, the AND gate 25, and the OR gate 2
7. Input to the counter section 30 through the AND gate 29, and count down operation is performed. Then, it is decoded by the decoder 39, and the programmable divider 8
Change the frequency division ratio and attenuate the tuning value. When the preset count value is reached, the NAND gate
The output signal from 38 becomes "0", the AND gate 29 is closed, and the count down operation of the counter section 30 is stopped. Therefore, the tuning value is set so as not to fall below a certain value.

上記第１の操作子10の動作についても、上記第２の操作
子11と全く同様であり、１回押圧すれば、カウンタ部30
のカウント値が＋１され、0.5秒以上押圧し続けると連
続してカウント値がカウントUPされる。そして、予め設
定した値に達すると、カウントUP動作が停止される。The operation of the first manipulator 10 is exactly the same as that of the second manipulator 11, and if it is pressed once, the counter section 30
The count value of is incremented by 1, and the count value is continuously incremented when the button is pressed for 0.5 seconds or longer. When the preset value is reached, the count up operation is stopped.

一方、上記第１、第２の操作子10、11を同時に押圧す
る。インバータ34、35の出力が“1"となり、アンドゲー
ト36から信号を生じさせる。この信号は、上記カウンタ
部30をリセットする信号である。従って、上記カウンタ
部30の値が所定値にリセットされる。この時、上記カウ
ンタ部30の出力は、デコーダ39にてデコードされ、上記
プログラマブルデバイダ８の分周比を1/1152に設定す
る。つまり、上記第１、第２の操作子10、11を同時に押
圧することにより、チューニング値は、A₄＝442〔Hz〕
に瞬時に設定される。On the other hand, the first and second operators 10 and 11 are pressed simultaneously. The outputs of the inverters 34 and 35 become "1", and a signal is generated from the AND gate 36. This signal is a signal that resets the counter unit 30. Therefore, the value of the counter unit 30 is reset to the predetermined value. At this time, the output of the counter unit 30 is decoded by the decoder 39, and the frequency division ratio of the programmable divider 8 is set to 1/1152. That is, the tuning value is A ₄ = 442 [Hz] by pressing the first and second operators 10 and 11 at the same time.
Is instantly set to.

上述の如く、チューニングを行った後、キー・スイッチ
部14にて、所望の音色を設定し、所望の鍵を押圧するこ
とにより、CPU15を介し、夫々対応する音色コード、キ
ーコードが出力し、上記楽音作成部13にて、上記所望の
音色にて、かつ、上記設定されたチューニング値に基づ
いて、上記押圧した鍵の音高に対応した楽音信号を出力
し、図示しない増幅器を介しスピーカにて放音させる。After tuning as described above, the desired tone color is set by the key switch section 14 and the desired key is pressed to output the corresponding tone color code and key code via the CPU 15, In the musical tone creating section 13, based on the desired tone color and based on the set tuning value, a musical tone signal corresponding to the pitch of the pressed key is output, and is output to a speaker via an amplifier (not shown). Sound.

上述した実施例において、PLLを用いてクロックを得て
いるので、高精度で高安定度のチューニング値が得られ
るというすぐれた効果がある。又、プログラマブルデバ
イダの分周比を変化させるだけで、簡単にクロックの周
波数を可変にできる効果がある。In the above-mentioned embodiment, since the clock is obtained by using the PLL, there is an excellent effect that a tuning value with high accuracy and high stability can be obtained. Further, there is an effect that the frequency of the clock can be easily changed only by changing the division ratio of the programmable divider.

なお、上記実施例では、電子楽器のチューニング制御に
本発明の周波数データ発生装置を適用したものである
が、他の周波数データ発生装置、例えば受信機のチャン
ネルの周波数同調にも同様に適用でき、汎用性は極めて
高いものである。In the above embodiment, the frequency data generator of the present invention is applied to the tuning control of the electronic musical instrument, but other frequency data generators, such as the frequency tuning of the channel of the receiver, can be similarly applied. The versatility is extremely high.

〔発明の効果〕〔The invention's effect〕

本発明の周波数データ発生装置は、発生すべき信号の周
波数を増大させる第１の操作子及び逆に周波数を減少さ
せる第２の操作子を設け、この第１及び第２の操作子を
同時操作することにより、上記周波数を固定された値に
設定することができ、かつこの可変又は設定されたデー
タに基づく値の周波数信号の出力を指示するようにした
ため、出力される信号の周波数の値を自由に可変制御で
き、しかも該信号の周波数がいかなる値からでも瞬時に
固定された値に設定できるようになるため、上記出力信
号の周波数の値を可変制御する上で、操作が非常に簡単
になり、スイッチを増設する必要がない、という効果が
ある。The frequency data generator of the present invention is provided with a first manipulator for increasing the frequency of the signal to be generated and a second manipulator for decreasing the frequency, and simultaneously operates the first and second manipulators. By doing so, the frequency can be set to a fixed value, and since the frequency signal output of a value based on the variable or set data is instructed, the frequency value of the output signal can be changed. Since the frequency of the signal can be freely variably controlled and the frequency of the signal can be instantaneously set to a fixed value, the operation is very easy in variably controlling the frequency value of the output signal. Therefore, there is an effect that it is not necessary to add a switch.

また発生すべき周波数の値が所定範囲内のときのみこの
第１及び第２の操作子の操作により増減変更されるよう
になり、必要以上の修正が行なわれなくなる。このた
め、修正量を表示する表示部も必要なくなり、かつ再び
基準値に戻すような場合でもすばやく行なえるようにな
る、という効果を奏する。Further, only when the value of the frequency to be generated is within the predetermined range, it is possible to increase / decrease the value by the operation of the first and second operating elements, and it is possible to prevent unnecessary correction. For this reason, there is an effect that a display unit for displaying the correction amount is not necessary, and it becomes possible to quickly perform even when returning to the reference value again.

【図面の簡単な説明】[Brief description of drawings]

第１図は、本発明を適用した電子楽器の主要ブロック
図、第２図は、本発明の周波数データ発生装置に相当す
る電子楽器を駆動させるための基本クロックを発生する
チューニングデータ発生部の具体的回路図である。 ８…プログラマブルデバイダ、９…チューニングデータ
発生部、10…第１の操作子、11…第２の操作子、12…PL
L、13…楽音作成部、18、19…ワンショットマルチ、30
…カウンタ部、32、33…微分回路、39…デコーダ。FIG. 1 is a main block diagram of an electronic musical instrument to which the present invention is applied, and FIG. 2 is a concrete example of a tuning data generating unit for generating a basic clock for driving an electronic musical instrument corresponding to the frequency data generating device of the present invention. It is a schematic circuit diagram. 8 ... Programmable divider, 9 ... Tuning data generator, 10 ... First operator, 11 ... Second operator, 12 ... PL
L, 13 ... Music creation part, 18, 19 ... One-shot multi, 30
… Counter part, 32, 33… differential circuit, 39… decoder.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】所望の値のデータが記憶された記憶手段
と、 第１の操作子の操作によりこの記憶手段に記憶されたデ
ータの値が一定範囲にあるときのみ、このデータの値を
増大する方向に変更する第１の手段と、 第２の操作子の操作により上記記憶手段に記憶されたデ
ータの値が一定範囲にあるときのみ、このデータの値を
減少する方向に変更する第２の手段と、 上記第１の及び第２の操作子が同時操作されたことを検
出して上記記憶手段に記憶されたデータの値を固定され
た値に設定する設定手段と、 上記記憶手段に記憶されているデータの値に基づいた周
波数の信号の出力を指示する周波数信号出力指示手段
と、 を備えたことを特徴とする周波数データ発生装置。1. A storage means in which data of a desired value is stored, and the value of this data is increased only when the value of the data stored in this storage means is within a certain range by the operation of the first operator. And a second means for changing the value of the data in a decreasing direction only when the value of the data stored in the storage means is within a certain range by the operation of the second operator. Means for setting the value of the data stored in the storage means to a fixed value by detecting that the first and second operators are simultaneously operated, and the storage means A frequency data generating device comprising: a frequency signal output instructing means for instructing the output of a signal of a frequency based on the value of stored data.