JPH02236596A - Pitch controller for electronic musical instrument - Google Patents
Pitch controller for electronic musical instrumentInfo
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電子楽器の楽音生成の基準となる基準クロッ
クの周波数を可変して発生する楽音のピッチを制御する
電子楽器のピッチ制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a pitch control device for an electronic musical instrument that controls the pitch of generated musical tones by varying the frequency of a reference clock that is a reference for generating musical tones in an electronic musical instrument.
従来、電子楽器においてチューニングを行なう際、ダイ
ヤルを回転させて、基準となるクロックの周波数を所望
の周波数に設定するものがある。2. Description of the Related Art Conventionally, when tuning an electronic musical instrument, there has been one in which the frequency of a reference clock is set to a desired frequency by rotating a dial.
この場合、可変発振器として、ＬＣ発振器を用い、上記
ダイヤルで、Ｌ又はＣの値を変化させることにより実現
していた。更には、非安定マルチバイブレー夕を用い、
定数を、上記同様にダイヤルを用いて変化させて、チュ
ーニングを行なっていた。In this case, this was achieved by using an LC oscillator as the variable oscillator and changing the value of L or C using the dial. Furthermore, using an unstable multivibrator,
Tuning was performed by changing the constant using a dial in the same way as above.
こうしたダイヤルを用いてアナログ的にチューニングを
行なう方法では、チューニング値を正確に設定すること
は難しく、またダイヤルは多接点型のためコスト高にな
る欠点があった。This method of analog tuning using a dial has the disadvantage that it is difficult to set the tuning value accurately and that the dial is of a multi-contact type, resulting in high costs.
そこで、従来から送受信機の周波数調整において、この
ダイヤルの代わりに２個のスイッチを用い、一方のスイ
ッチを操作すれば出力周波数を増大させ、他方のスイッ
チを操作すれば出力周波数を減少させるようにすること
が提案されており（例えば特開昭５８−１０４５４５号
）これを電子楽器に応用することが考えられた。Therefore, conventionally, when adjusting the frequency of a transmitter/receiver, two switches are used instead of this dial, and operating one switch increases the output frequency, and operating the other switch decreases the output frequency. It has been proposed (for example, Japanese Patent Laid-Open No. 58-104545) to apply this to electronic musical instruments.
しかしながら、このように出力周波数増大、減少用のス
イッチによって出力周波数を基準となるチューニング値
、例えばＡ ４＝ ４ ４ ２ （ Ｈ ｚ）からずら
した場合、これを再び元の基準値に戻そうとすると、ず
らすのに要した操作量と時間が必要となる。これはずら
した量が大きければ大きいほど元の基準値に戻すのに手
間と時間がかかることになり、問題であった。また基準
値に即座に戻すための専用のスイッチを設けることも考
えられたが、これはスイッチ数の増大を招き、好ましい
ことではなかった。However, if the output frequency is shifted from the standard tuning value, for example A4 = 442 (Hz) using the output frequency increase/decrease switch, it is difficult to return it to the original standard value. Then, the amount of operation and time required for shifting are required. This was a problem because the larger the amount of deviation, the more effort and time it would take to return to the original reference value. It has also been considered to provide a dedicated switch for immediately returning to the reference value, but this would lead to an increase in the number of switches, which was not desirable.
本発明は、基準クロックの周波数をスイッチ数を増加さ
せることなく、即座に正確に基準値等の所定値に設定で
きる電子楽器のピッチ制御装置を提供することを目的と
する。SUMMARY OF THE INVENTION An object of the present invention is to provide a pitch control device for an electronic musical instrument that can immediately and accurately set the frequency of a reference clock to a predetermined value such as a reference value without increasing the number of switches.
本発明は、上記目的を達成するために、電子楽器の楽音
を生成するのに基準となる基準クロックを生成する基準
クロック生成手段と、第１の操作子と、第２の操作子と
、第１の操作子の操作に応じて基準クロックの周波数を
増大させるとともに第２の操作子の操作に応じて基準ク
ロックの周波数を減少させる周波数可変手段と、第１及
び第２の操作子が同時に操作されたことを検出して基準
クロックの周波数を所定値に設定する信号を周波数可変
手段に出力する信号発生手段と、を備えたことを特徴と
する。In order to achieve the above object, the present invention provides a reference clock generation means for generating a reference clock that is a reference for generating musical tones of an electronic musical instrument, a first operator, a second operator, and a first operator. a frequency variable means that increases the frequency of the reference clock in response to the operation of the first operator and decreases the frequency of the reference clock in response to the operation of the second operator; and the first and second operators are operated simultaneously. The present invention is characterized by comprising: signal generating means for detecting that the frequency of the reference clock has been set to a predetermined value and outputting a signal to the frequency variable means to set the frequency of the reference clock to a predetermined value.
第１図は、本発明に適用した電子楽器の主要ブロック図
である。図中１は、周波数発生器であり、この周波数発
生器１の出力は、分周器２に入力する●この分周器２に
て、上記周波数発生器１の信号を１／７８Ｂに分周した
後、位相比較器（Ｐ．Ｄ．）３の一端に入力する。この
位相比較器３の出力は、ローバスフィルタ（ＬＰＦ）４
、電圧制御型発振器（ＶＣＯ）５を介し、分周器６、７
に入力し夫々１ ／ ，、１ ／ ３に分周される。上
記分周器６の出力はプログラマブルデバイダ８に入力し
、分周比を決定される。このプログラマブルデバイダ８
の分周比は、チューニングデータ発生部９にて指定され
るもので、チューニング値を増大させるための第１の操
作子１０と、チュー二冫グ値を減少させる第２の操作子
１１の抑圧操作により行なわれる。又、プログラマブル
デバイダ８の出力は、上記位相比較器３の他端に入力す
る。従って、この位相比較器３、ローパスフィルタ４、
電圧制御型発振器５、分周器６、プログラマブルデバイ
ダ８にてＰＬＬ１２が構成される。FIG. 1 is a main block diagram of an electronic musical instrument to which the present invention is applied. 1 in the figure is a frequency generator, and the output of this frequency generator 1 is input to a frequency divider 2 ●This frequency divider 2 divides the signal of the frequency generator 1 to 1/78B. After that, it is input to one end of the phase comparator (P.D.) 3. The output of this phase comparator 3 is a low-pass filter (LPF) 4
, via a voltage controlled oscillator (VCO) 5, frequency dividers 6, 7
The frequency is divided into 1/3, 1/3, respectively. The output of the frequency divider 6 is input to a programmable divider 8 to determine the frequency division ratio. This programmable divider 8
The frequency division ratio is specified by the tuning data generator 9, and is used to suppress the first operator 10 for increasing the tuning value and the second operator 11 for decreasing the tuning value. This is done through manipulation. Further, the output of the programmable divider 8 is input to the other end of the phase comparator 3. Therefore, this phase comparator 3, low-pass filter 4,
A PLL 12 is composed of a voltage controlled oscillator 5, a frequency divider 6, and a programmable divider 8.
一方、このＰＬＬ１２の出力は、上記分周器７を介し楽
音作成部１３のＣＬＫ端子に入力し、上記楽音作成部１
３の基準クロックとなる。又、この楽音作成部１３には
、鍵、リズムの種類を指定するスイッチ等を有するキー
●スイッチ部１４の信号がＣＰＵ （中央制御装置二マ
イクロプロセッサ等から成る）１５を介し、入力してい
る。そして、上記楽音作成部１３は、上記ＰＬＬ １
２から分周器７を介した基準クロックに基づいて、つま
り所望のチューニング値にて、楽音が作成されて、図示
（ない増幅器、スビーカを介し、放音される。On the other hand, the output of this PLL 12 is inputted to the CLK terminal of the musical tone generating section 13 via the frequency divider 7, and is input to the CLK terminal of the musical tone generating section 13.
This becomes the reference clock for No. 3. Further, a signal from a key switch section 14 having switches for specifying the type of key and rhythm is inputted to the musical tone creation section 13 via a CPU (comprised of a central control unit, two microprocessors, etc.) 15. . Then, the musical tone creation section 13 generates the PLL 1
A musical tone is created based on the reference clock from 2 through the frequency divider 7, that is, at a desired tuning value, and is emitted through an amplifier and speaker (not shown).
次に、第２図にてチューニングデータ作成部９の具体的
回路を示す。第１の操作子１ｏ１第２の操作子ｌ１の一
端は夫々、接地しており、一方、他端は抵抗Ｒ１、Ｒ２
を夫々介して電圧Ｖが供給される。上記第１、第２の操
作子１０、１１は、マタインバータｉｅ、ｉ７，ワンシ
ロットマノレチ１８、１９、更にアンドゲート２０、２
１の一端に夫々入力する。上記ワンシａ”７トマルチ１
８、１９の出力は、インバータ２２、２３を介し、上記
アンドゲー｝２０、２１の他端に夫々入力する。Next, a specific circuit of the tuning data creation section 9 is shown in FIG. One end of the first operator 1o1 and the second operator l1 is grounded, while the other end is resistor R1, R2.
A voltage V is supplied through each of them. The first and second operators 10 and 11 include mater inverters ie and i7, one-slot manorets 18 and 19, and AND gates 20 and 2.
1, respectively. Above one seat a”7 to multi 1
The outputs of 8 and 19 are input to the other ends of the AND game 20 and 21, respectively, via inverters 22 and 23.
そして、このアンドゲー｝２０、２１の出力は、アンド
ゲート２４、２５、オアゲート２Ｂ、２７、アンドゲー
ト２８、２９を介して、カウンタ部３０にカウントＵＰ
，カウン｝ｄｏｗｎ信号として夫々入力する。一方、発
振器３１の出力は、上記アンドゲート２４、２５の他端
に入力する。また、上記第１、第２の操作子１０、１１
からの出力は、微分回路３２、３３に夫々入力し、上記
第１、第２の操作子１０、１１を押圧した瞬間だけ、出
力が生じる。そして、この微分回路３２、３３の出力は
、夫々オアゲート２６、２７の他端に入力する。加えて
、上記抵抗Ｒ１、Ｒ２を介した電圧Ｖは、インバータ３
４、３５を夫々介し、アンドゲート３６に入力し、この
アンドゲート３８の出力は、上記カウンタ部３０に所定
値を設定するＲＥＳＥＴ信号として入力する。上記カウ
ンタ部３０の出力は、夫々ナンドゲート３７、３８に入
力し、更に上記アンドゲート２８、２９の他端に夫々入
力する。ここで、ナンドゲート３７は上部カウンタ部３
０の値が所望の最大値に達すると出力が“０”となり、
上記アンドゲート２８を閉成し、上記カウンタ部３０の
カウントＵＰ動作を停止させる。又、ナンドゲート３８
は上記カウンタ部３０の値が所望の最小値に達する出力
が“０”となり、上記アンドゲート２９を閉成し、上記
カウンタ部３０のカウントｄｏｗｎ動作を停止させる。The outputs of the AND gates 20 and 21 are sent to a counter 30 for counting up via AND gates 24 and 25, OR gates 2B and 27, and AND gates 28 and 29.
, counter}down signals. On the other hand, the output of the oscillator 31 is input to the other ends of the AND gates 24 and 25. In addition, the first and second operators 10 and 11
The outputs are input to differentiating circuits 32 and 33, respectively, and an output is generated only at the moment when the first and second operators 10 and 11 are pressed. The outputs of the differentiating circuits 32 and 33 are input to the other ends of the OR gates 26 and 27, respectively. In addition, the voltage V via the resistors R1 and R2 is applied to the inverter 3.
The output of the AND gate 38 is inputted to the counter section 30 as a RESET signal for setting a predetermined value. The outputs of the counter section 30 are input to NAND gates 37 and 38, respectively, and further input to the other ends of the AND gates 28 and 29, respectively. Here, the NAND gate 37 is connected to the upper counter section 3.
When the value of 0 reaches the desired maximum value, the output becomes “0”,
The AND gate 28 is closed and the count-up operation of the counter section 30 is stopped. Also, Nand Gate 38
When the value of the counter section 30 reaches a desired minimum value, the output becomes "0", the AND gate 29 is closed, and the count down operation of the counter section 30 is stopped.
一方、上記カウンタ部３０の出力は、デコーダ３９に入
力し、デコードされて上記プログラマプルデバイダ８に
入力する。On the other hand, the output of the counter section 30 is input to a decoder 39, decoded, and input to the programmable divider 8.
次に上記実施例の動作につき説明する。Next, the operation of the above embodiment will be explained.
上記周波数発生器１からの発振周波数４．９４８８４８
（ＭＨＺ）の信号が、分周器２にて１／７６８に分周
されＰＬＬ１２に入力する。そして、このＰＬＬ １２
内の上記プログラマブルデバイダ８は、上記チューニン
グデータ発生部９からのデータにより分周比が決定され
、上記ＰＬＬ１２からの出力が上記分周器７を介して、
上記楽音作成部ｌ３に入力する。この時、上記プログラ
マブルデバイダ８の分周比が１／１１５２の時、上記分
周器７からの信号が４．９４８８４ （ＭＨＺ）となり
、Ａ４＝ ４ ４ ２ （ＨＺ）に設定される。Oscillation frequency from frequency generator 1 above 4.948848
(MHZ) signal is divided into 1/768 by the frequency divider 2 and input to the PLL 12. And this PLL 12
The frequency dividing ratio of the programmable divider 8 is determined by the data from the tuning data generating section 9, and the output from the PLL 12 is passed through the frequency divider 7.
It is input to the musical tone creation section l3. At this time, when the frequency division ratio of the programmable divider 8 is 1/1152, the signal from the frequency divider 7 becomes 4.94884 (MHZ), and A4 is set to 442 (HZ).
この時、上記第２の操作子１１を押圧すると、上記．微
分回路３３から一発信号が出力しオアゲート２７を介し
、アンドゲート２９の一端に入力する。ここで、ナンド
ゲート３８の出力は、カウンタ部３０が最小値に達して
いないため“１″となっており、上記アンドゲート２９
を閉成している。At this time, when the second operator 11 is pressed, the above. A one-shot signal is output from the differentiating circuit 33 and inputted to one end of the AND gate 29 via the OR gate 27 . Here, the output of the NAND gate 38 is "1" because the counter section 30 has not reached the minimum value, and the output of the AND gate 29 is "1".
has been closed.
従って、上記オアゲート２７から・出力した信号が、上
記アンドゲート２９を介して、カウンタ部３０のカウン
ト値を−１させる。すると、デコーダ３９にてデコード
され、上記プログラマブルデバイダ８の分周比を１／１
１５１に設定させる。この時、上記分周器７の出力信号
は、４２９４（Ｈｚ） 減衰して、上記楽音作成部１
３に入力する。この結果Ａ４＝ ４ ４ １ ．８ （
Ｈｚ）となり約１．５セント低くなる。Therefore, the signal output from the OR gate 27 passes through the AND gate 29 and causes the count value of the counter section 30 to decrease by 1. Then, the decoder 39 decodes the frequency division ratio of the programmable divider 8 to 1/1.
Set it to 151. At this time, the output signal of the frequency divider 7 is attenuated by 4294 (Hz), and the output signal of the frequency divider 7 is attenuated by 4294 (Hz), and
Enter 3. This result A4=4 4 1. 8 (
Hz), which is about 1.5 cents lower.
再度、上記第２の操作子１１を押圧すると上述の動作が
くり返され、上記分周器７の出力信号は、４２９４（Ｈ
ｚ）減衰して、この結果
Ａａ” ４ ４ １ ．２ （Ｈｚ）となり、更に約１
．５セント低くなる。When the second operator 11 is pressed again, the above operation is repeated, and the output signal of the frequency divider 7 becomes 4294 (H
z) is attenuated, resulting in Aa” 4 4 1 .2 (Hz), and further approximately 1
．． 5 cents lower.
ここで、上記第２の操作子１１を押圧し続けるとする。Here, it is assumed that the second operator 11 is continued to be pressed.
まず微分回路３３より一発信号が出力し、オアゲート２
７に入力し、アンドゲート２９を介しカウンタ部３０の
カウント値を１だけ減ずる。First, a single signal is output from the differentiating circuit 33, and the OR gate 2
7, and the count value of the counter section 30 is decremented by 1 via the AND gate 29.
その後約０．５ 秒後、上記ワンシロットマルチ１９の
Ｑ端子からの出力が“０”となり、インバータ２３にて
反転された信号が、アンドゲート２１の一端に入力する
。このアンドゲート２１の他端は、インバータ１７を介
して出力した“１”信号が入力している。すると、アン
ドゲート２１から“１”信号が出力し、アンドゲート２
５を閉成させる。従って、発振器３１から約１０（Ｈｚ
〕のクロックが出力し、上記アンドゲート２５を介し、
更にオアゲート２７、上記アンドゲート２９を介し、上
記カウンタ部３０に入力し、カウントｄｏｗｎ動作が行
なわれる。そして、デコーダ３９にてデコードされ、上
記プログラマブルデバイダ８の分周比を変化させ、チュ
ーニング値を減衰させる。なお、予め設定したカウント
値に達すると、ナンドゲート３８からの出力信号が“０
”となり、アンドゲート２９を閉成し、カウンタ部３０
のカウントｄｏｗｎ動作を停止させる。従って、チュー
ニング値は、ある値以下にはならないように設定されて
いる。Approximately 0.5 seconds later, the output from the Q terminal of the one-slot multi 19 becomes "0", and the signal inverted by the inverter 23 is input to one end of the AND gate 21. The other end of the AND gate 21 receives the "1" signal outputted via the inverter 17. Then, a “1” signal is output from the AND gate 21, and the AND gate 2
5 is closed. Therefore, approximately 10 (Hz) is generated from the oscillator 31.
] is outputted, and via the AND gate 25,
Furthermore, the signal is input to the counter section 30 via the OR gate 27 and the AND gate 29, and a count down operation is performed. Then, it is decoded by the decoder 39, and the frequency division ratio of the programmable divider 8 is changed to attenuate the tuning value. Note that when the preset count value is reached, the output signal from the NAND gate 38 becomes "0".
”, the AND gate 29 is closed, and the counter section 30 is
The count down operation is stopped. Therefore, the tuning value is set so that it does not go below a certain value.
上記第１の操作子１０の動作についても、上記第２の操
作子１１と全く同様であり、１回押圧すれば、カウンタ
部３００カウント値が＋１され、０．５ 秒以上押圧し
続けると連続してカウント値が−カウントＵＰされる。The operation of the first operator 10 is also exactly the same as that of the second operator 11, and if it is pressed once, the count value of the counter section 300 is incremented by 1, and if it is pressed continuously for 0.5 seconds or more, the count value is increased by 1. Then, the count value is incremented by -.
そして、予め設定した値に達すると、カウントＵＰ動作
が停止される。Then, when the preset value is reached, the count up operation is stopped.
一方、上記第１、第２の操作子１０、１１を同時に押圧
する。インバータ３４、３５の出力が“１゛となり、ア
ンドゲート３８から信号を生じさせる。この信号は、上
記カウンタ部３０をリセットする信号である。従って、
上記カウンタ部３０の値が所定値にリセットされる。こ
の時、上記カウンタ部３０の出力は、デコーダ３９にて
デコードされ、上記プログラマブルデバイダ８の分周比
を１／１１５２に設定する。つまり、上記第１、第２の
操作子１０、１１を同時に押圧することにより、チュー
二冫グ値は、Ａ４＝ ４ ４ ２ （ＨＺ）に瞬時に設
定される。On the other hand, the first and second operators 10 and 11 are pressed simultaneously. The outputs of the inverters 34 and 35 become "1", and a signal is generated from the AND gate 38. This signal is a signal that resets the counter section 30. Therefore,
The value of the counter section 30 is reset to a predetermined value. At this time, the output of the counter section 30 is decoded by the decoder 39, and the frequency division ratio of the programmable divider 8 is set to 1/1152. That is, by pressing the first and second operators 10 and 11 at the same time, the tuning value is instantly set to A4=442 (HZ).
上述の如く、チューニングを行った後、キー●スイッチ
部１４にて、所望の音色を設定し、所望の鍵を押圧する
ことにより、ＣＰＵ１５を介し、夫々対応する音色コー
ド、キーコードが出力し、上記楽音作成部１３にて、上
記所望の音色にて、かつ、上記設定されたチューニング
値に基づいて、上記押圧した鍵の音高に対応した楽音信
号を出力し、図示しない増幅器を介しスビーカにて放音
させる。As described above, after tuning, by setting the desired tone using the key switch section 14 and pressing the desired key, the corresponding tone code and key code are outputted via the CPU 15. The musical tone generating section 13 outputs a musical tone signal corresponding to the pitch of the pressed key with the desired tone and based on the set tuning value, and outputs the musical tone signal to the speaker via an amplifier (not shown). to emit a sound.
上述した実施例において、ＰＬＬを用いてクロックを得
ているので、高精度で高安定度のチューニング値が得ら
れるというすぐれた効果がある。In the embodiment described above, since the clock is obtained using a PLL, there is an excellent effect that a highly accurate and highly stable tuning value can be obtained.
又、プログラマブルデバイダの分周比を変化させるだけ
で、簡単にクロックの周波数を可変にできる効果がある
。Furthermore, the clock frequency can be easily varied by simply changing the frequency division ratio of the programmable divider.
本発明は、基準クロック信号の周波数を増大させる第１
の操作子と、上記基準クロック信号の周波数を減少させ
る第２の操作子を設け、この第１、第２の操作子を同時
に操作することにより、上記基準クロック信号の周波数
を所定値に設定可能なため、演奏操作子からの音高デー
タを変更することなく基準クロックの周波数の増減に対
応して適正なチューニング制御が可能となる。また基準
クロックの周波数は即座に所定の値に設定できるので、
楽音の特定のチュー二冫グ値への設定が非常に簡単にな
り、スイッチ数が増加しないという効果がある。The present invention provides a first method for increasing the frequency of a reference clock signal.
and a second operator that reduces the frequency of the reference clock signal, and by operating the first and second operators simultaneously, the frequency of the reference clock signal can be set to a predetermined value. Therefore, appropriate tuning control can be performed in response to increases and decreases in the frequency of the reference clock without changing the pitch data from the performance operator. In addition, the frequency of the reference clock can be instantly set to a predetermined value.
This makes it very easy to set a musical tone to a specific tuning value, and the effect is that the number of switches does not increase.
第１図は、本発明を適用した電子楽器の主要ブロック図
、第２図は、電子楽器を駆動させるための基本クロック
を発生するチューニングデータ発生部の具体的回路図で
ある。
８・・・プログラマブルデバイダ、
９・・・チューニングデータ発生部、
１０・・・第１の操作子、
１１・・・第２の操作子、
１２・・・ＰＬＬ１
１３・・・楽音作成部、
１Ｂ、１９・・・ワンショットマルチ、３０・・・カウ
ンタ部、
３２、３３・・・微分回路、
３９・・・デコーダ。FIG. 1 is a main block diagram of an electronic musical instrument to which the present invention is applied, and FIG. 2 is a specific circuit diagram of a tuning data generating section that generates a basic clock for driving the electronic musical instrument. 8... Programmable divider, 9... Tuning data generation section, 10... First operator, 11... Second operator, 12... PLL1 13... Musical tone creation section, 1B , 19... One-shot multi, 30... Counter section, 32, 33... Differentiating circuit, 39... Decoder.
Claims (1)
を生成する基準クロック生成手段と、第１の操作子と、 第２の操作子と、 上記第１の操作子の操作に応じて上記基準クロックの周
波数を増大させると共に上記第２の操作子の操作に応じ
て上記基準クロックの周波数を減少させる周波数可変手
段と、 上記第１及び第２の操作子が同時に操作されたことを検
出して上記基準クロックの周波数を所定値に設定する信
号を上記周波数可変手段に出力する信号発生手段と、 を備えたことを特徴とする電子楽器のピッチ制御装置。[Scope of Claims] A reference clock generating means for generating a reference clock that is a reference for generating musical tones of an electronic musical instrument, a first operator, a second operator, and the first operator. a frequency variable means that increases the frequency of the reference clock in response to an operation and decreases the frequency of the reference clock in response to an operation of the second operator; and the first and second operators are operated simultaneously. A pitch control device for an electronic musical instrument, comprising: signal generating means for detecting that the frequency of the reference clock is set to a predetermined value and outputting a signal to the frequency varying means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033152A JPH02236596A (en) | 1990-02-14 | 1990-02-14 | Pitch controller for electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033152A JPH02236596A (en) | 1990-02-14 | 1990-02-14 | Pitch controller for electronic musical instrument |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02236596A true JPH02236596A (en) | 1990-09-19 |
Family
ID=12378609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033152A Pending JPH02236596A (en) | 1990-02-14 | 1990-02-14 | Pitch controller for electronic musical instrument |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02236596A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711595B2 (en) * | 1979-04-09 | 1982-03-05 | ||
| JPS5810495B2 (en) * | 1974-09-10 | 1983-02-25 | 株式会社豊田自動織機製作所 | Somenkinioker Ochimonochiyouseisouchi |
-
1990
- 1990-02-14 JP JP2033152A patent/JPH02236596A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810495B2 (en) * | 1974-09-10 | 1983-02-25 | 株式会社豊田自動織機製作所 | Somenkinioker Ochimonochiyouseisouchi |
| JPS5711595B2 (en) * | 1979-04-09 | 1982-03-05 |
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