JPH06314782A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06314782A JPH06314782A JP12549293A JP12549293A JPH06314782A JP H06314782 A JPH06314782 A JP H06314782A JP 12549293 A JP12549293 A JP 12549293A JP 12549293 A JP12549293 A JP 12549293A JP H06314782 A JPH06314782 A JP H06314782A
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- film
- gate
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Abstract
(57)【要約】 （修正有）
【目的】 改良インバースＴ型トレンジスタを再現性よ
く製造する。 【構成】 ゲート酸化膜２及びポリシリコン膜３上にシ
リコン窒化膜４からなる第１のゲート電極パターン６を
形成した半導体基板１を熱酸化することによって、第１
のゲート電極パターン６の部下以外のポリシリコン膜３
を酸化して、膜厚の厚い酸化膜９を形成するとともに、
第１のゲート電極パターン６の部下にポリシリコン膜か
らなる第１のゲート電極１０を形成する。第１のゲート
電極１０とこの第１のゲート電極１０上に形成したゲー
ト長の長い第２のゲート電極１３との全体でゲート電極
を構成する。イオン注入７によって第１のゲート電極６
の外側の部下の半導体基板１に低濃度不純物層８を形成
し、イオン注入１４によって第２のゲート電極１３の外
側の部下に高濃度不純物層１５を形成する。
く製造する。 【構成】 ゲート酸化膜２及びポリシリコン膜３上にシ
リコン窒化膜４からなる第１のゲート電極パターン６を
形成した半導体基板１を熱酸化することによって、第１
のゲート電極パターン６の部下以外のポリシリコン膜３
を酸化して、膜厚の厚い酸化膜９を形成するとともに、
第１のゲート電極パターン６の部下にポリシリコン膜か
らなる第１のゲート電極１０を形成する。第１のゲート
電極１０とこの第１のゲート電極１０上に形成したゲー
ト長の長い第２のゲート電極１３との全体でゲート電極
を構成する。イオン注入７によって第１のゲート電極６
の外側の部下の半導体基板１に低濃度不純物層８を形成
し、イオン注入１４によって第２のゲート電極１３の外
側の部下に高濃度不純物層１５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に改良インバースＴ型トランジスタの製造方
法に関する。
に係り、特に改良インバースＴ型トランジスタの製造方
法に関する。
【０００２】
【従来の技術】素子の微細化に伴うホットキャリア耐性
の劣化を防止するために、図３に示すようなインバース
Ｔ型トランジスタが提案されている（例えば、ＩＥＤＭ
８６，ｐｐ７４２〜７４５）。このインバースＴ型トラ
ンジスタは、Ｐ型のＳｉ基板２１中のＮ- 層２４とＮ+
層２５とでソース・ドレインが構成されている点ではＬ
ＤＤ構造のトランジスタと共通しているが、ゲート電極
である多結晶Ｓｉ膜２３とＮ- 層２４とのオーバーラッ
プ量を大きくしている点が従来のＬＤＤ構造のトランジ
スタと相違している。
の劣化を防止するために、図３に示すようなインバース
Ｔ型トランジスタが提案されている（例えば、ＩＥＤＭ
８６，ｐｐ７４２〜７４５）。このインバースＴ型トラ
ンジスタは、Ｐ型のＳｉ基板２１中のＮ- 層２４とＮ+
層２５とでソース・ドレインが構成されている点ではＬ
ＤＤ構造のトランジスタと共通しているが、ゲート電極
である多結晶Ｓｉ膜２３とＮ- 層２４とのオーバーラッ
プ量を大きくしている点が従来のＬＤＤ構造のトランジ
スタと相違している。
【０００３】このような構造にしたのは、ゲート酸化膜
であるＳｉＯ2 膜２２のうちでＮ-層２４上の部分にト
ラップされた電子によって電流駆動能力が早期に劣化す
るのを防止するためである。ところが、このインバース
Ｔ型トランジスタは、ＬＤＤ構造のトランジスタに比べ
てゲート電極２３とドレイン２４とのオーバーラップ容
量が大きいので、回路の動作を遅くする可能性が大き
い。
であるＳｉＯ2 膜２２のうちでＮ-層２４上の部分にト
ラップされた電子によって電流駆動能力が早期に劣化す
るのを防止するためである。ところが、このインバース
Ｔ型トランジスタは、ＬＤＤ構造のトランジスタに比べ
てゲート電極２３とドレイン２４とのオーバーラップ容
量が大きいので、回路の動作を遅くする可能性が大き
い。
【０００４】そこで、これを改善するために図４に示す
ような改良インバースＴ型トランジスタが提案されてい
る（例えば、平成２年秋季第５１回応用物理学会学術講
演会予稿集，ｐｐ５７５，２６ｐ−Ｇ−５「インバース
Ｔ型トランジスタのゲート・オーバーラップ容量の低減
化」７４２〜７４５）。この改良インバースＴ型トラン
ジスタでは、Ｐ型のＳｉ基板３１中のＮ- 層３４とＮ+
層３５等は図３と実質的に同一だが、ゲート酸化膜であ
るＳｉＯ2 膜３２のうちでＮ- 層３４上の部分の膜厚が
厚いので、多結晶Ｓｉ膜からなるゲート電極３３とドレ
イン３４とのオーバーラップ容量がインバースＴ型トラ
ンジスタに比べて小さい。
ような改良インバースＴ型トランジスタが提案されてい
る（例えば、平成２年秋季第５１回応用物理学会学術講
演会予稿集，ｐｐ５７５，２６ｐ−Ｇ−５「インバース
Ｔ型トランジスタのゲート・オーバーラップ容量の低減
化」７４２〜７４５）。この改良インバースＴ型トラン
ジスタでは、Ｐ型のＳｉ基板３１中のＮ- 層３４とＮ+
層３５等は図３と実質的に同一だが、ゲート酸化膜であ
るＳｉＯ2 膜３２のうちでＮ- 層３４上の部分の膜厚が
厚いので、多結晶Ｓｉ膜からなるゲート電極３３とドレ
イン３４とのオーバーラップ容量がインバースＴ型トラ
ンジスタに比べて小さい。
【０００５】
【発明が解決しようとする課題】ところが、上記の文献
からも明らかなように改良インバースＴ型トランジスタ
については、図４に示すように膜厚の異なるゲート酸化
膜３２上にゲート電極３３が存在する複雑な形状をして
いるため、シミュレーションによってこの形状が有効で
あることは確認されているが、従来の製造方法を単純に
流用しても上記複雑な形状のゲート酸化膜３２及びゲー
ト電極３３を再現性よくを形成できないという問題があ
った。
からも明らかなように改良インバースＴ型トランジスタ
については、図４に示すように膜厚の異なるゲート酸化
膜３２上にゲート電極３３が存在する複雑な形状をして
いるため、シミュレーションによってこの形状が有効で
あることは確認されているが、従来の製造方法を単純に
流用しても上記複雑な形状のゲート酸化膜３２及びゲー
ト電極３３を再現性よくを形成できないという問題があ
った。
【０００６】従って、本発明は、改良インバースＴ型ト
ランジスタを再現性よく製造する方法を提供することを
目的としている。
ランジスタを再現性よく製造する方法を提供することを
目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明による半導体装置に製造方法は、第一導電型
の半導体基板上にゲート絶縁膜、ポリシリコン膜、シリ
コン窒化膜を順次成膜し、次いで前記シリコン窒化膜を
エッチングすることによって残存されたシリコン窒化膜
からなる第１のゲート電極パターンを形成する工程と、
該第１のゲート電極パターンをマスクとして前記半導体
基板内にイオン注入することにより相対的に低濃度の第
二導電型の不純物層を形成する工程と、前記半導体基板
を熱酸化することによって前記第１のゲート電極パター
ンの部下以外の前記ポリシリコン膜を酸化するととも
に、前記第１のゲート電極パターンの部下にポリシリコ
ン膜からなる第１のゲート電極を形成する工程と、該第
１のゲート電極上に第２のゲート電極を形成する工程
と、該第２のゲート電極をマスクとして前記半導体基板
内にイオン注入することにより相対的に高濃度の第二導
電型の不純物層を形成する工程とを具備するものであ
る。
に、本発明による半導体装置に製造方法は、第一導電型
の半導体基板上にゲート絶縁膜、ポリシリコン膜、シリ
コン窒化膜を順次成膜し、次いで前記シリコン窒化膜を
エッチングすることによって残存されたシリコン窒化膜
からなる第１のゲート電極パターンを形成する工程と、
該第１のゲート電極パターンをマスクとして前記半導体
基板内にイオン注入することにより相対的に低濃度の第
二導電型の不純物層を形成する工程と、前記半導体基板
を熱酸化することによって前記第１のゲート電極パター
ンの部下以外の前記ポリシリコン膜を酸化するととも
に、前記第１のゲート電極パターンの部下にポリシリコ
ン膜からなる第１のゲート電極を形成する工程と、該第
１のゲート電極上に第２のゲート電極を形成する工程
と、該第２のゲート電極をマスクとして前記半導体基板
内にイオン注入することにより相対的に高濃度の第二導
電型の不純物層を形成する工程とを具備するものであ
る。
【０００８】なお、より具体的には、前記第２のゲート
電極のゲート長を前記第１のゲート電極のゲート長より
も長く形成する。
電極のゲート長を前記第１のゲート電極のゲート長より
も長く形成する。
【０００９】
【作用】本発明による半導体装置の製造方法では、ゲー
ト絶縁膜及びポリシリコン膜上にシリコン窒化膜からな
る第１のゲート電極パターンを形成した半導体基板を熱
酸化することによって、第１のゲート電極パターンの部
下以外のポリシリコン膜が酸化されて膜厚の厚いゲート
酸化膜が形成されるとともに、第１のゲート電極パター
ンの部下にポリシリコン膜からなる第１のゲート電極が
形成される。そして、第１のゲート電極とこの第１のゲ
ート電極上に形成した具体的にはゲート長の長い第２の
ゲート電極との全体でゲート電極が構成される。また、
第１のゲート電極の外側の部下の半導体基板に低濃度不
純物層が形成され、その外側において第２のゲート電極
の外側の部下に高濃度不純物層が形成される。従って、
これらのゲート電極とゲート酸化膜と不純物層とによっ
て、改良インバースＴ型トランジスタが再現性よく製造
される。
ト絶縁膜及びポリシリコン膜上にシリコン窒化膜からな
る第１のゲート電極パターンを形成した半導体基板を熱
酸化することによって、第１のゲート電極パターンの部
下以外のポリシリコン膜が酸化されて膜厚の厚いゲート
酸化膜が形成されるとともに、第１のゲート電極パター
ンの部下にポリシリコン膜からなる第１のゲート電極が
形成される。そして、第１のゲート電極とこの第１のゲ
ート電極上に形成した具体的にはゲート長の長い第２の
ゲート電極との全体でゲート電極が構成される。また、
第１のゲート電極の外側の部下の半導体基板に低濃度不
純物層が形成され、その外側において第２のゲート電極
の外側の部下に高濃度不純物層が形成される。従って、
これらのゲート電極とゲート酸化膜と不純物層とによっ
て、改良インバースＴ型トランジスタが再現性よく製造
される。
【００１０】
【実施例】以下に、本発明の第１の実施例を図１を用い
て具体的に説明する。
て具体的に説明する。
【００１１】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１上に膜厚２０ｎｍのゲート酸化膜２、膜厚１
０ｎｍのポリシリコン膜３、膜厚１５０ｎｍの窒化シリ
コン膜４を順次形成し、窒化シリコン膜４上にゲート長
０．５μｍのゲート電極のフォトレジストパターン５を
形成する。
コン基板１上に膜厚２０ｎｍのゲート酸化膜２、膜厚１
０ｎｍのポリシリコン膜３、膜厚１５０ｎｍの窒化シリ
コン膜４を順次形成し、窒化シリコン膜４上にゲート長
０．５μｍのゲート電極のフォトレジストパターン５を
形成する。
【００１２】次に、フォトレジストパターン５をマスク
として窒化シリコン膜４をエッチングし、図１（ｂ）に
示すように、窒化シリコン膜からなる第１のゲート電極
パターン６を形成する。
として窒化シリコン膜４をエッチングし、図１（ｂ）に
示すように、窒化シリコン膜からなる第１のゲート電極
パターン６を形成する。
【００１３】次に、フォトレジスト除去後、図１（ｃ）
に示すように、窒化シリコン膜からなる第１のゲート電
極パターン６をマスクとしてイオン注入７によってＮ型
不純物としてリンを打ち込み、第１のゲート電極パター
ン６の側部に１×１０18ａｔｏｍｓ／ｃｍ3 の濃度のＮ
型不純物層のソース／ドレイン層８を形成する。
に示すように、窒化シリコン膜からなる第１のゲート電
極パターン６をマスクとしてイオン注入７によってＮ型
不純物としてリンを打ち込み、第１のゲート電極パター
ン６の側部に１×１０18ａｔｏｍｓ／ｃｍ3 の濃度のＮ
型不純物層のソース／ドレイン層８を形成する。
【００１４】次に、このＰ型シリコン基板１を１０００
℃で２０分熱酸化を行うと、第１のゲート電極パターン
６の外側のポリシリコン膜３が酸化されて、図１（ｄ）
に示すように、酸化膜９が形成される。このとき、この
酸化膜９の膜厚は２０ｎｍ程度となる。また、ポリシリ
コン膜からなる第１のゲート電極１０が第１のゲート電
極パターン６の下部に形成される。
℃で２０分熱酸化を行うと、第１のゲート電極パターン
６の外側のポリシリコン膜３が酸化されて、図１（ｄ）
に示すように、酸化膜９が形成される。このとき、この
酸化膜９の膜厚は２０ｎｍ程度となる。また、ポリシリ
コン膜からなる第１のゲート電極１０が第１のゲート電
極パターン６の下部に形成される。
【００１５】次に、第１のゲート電極パターン６を除去
した後に、図１（ｅ）に示すように、膜厚３０ｎｍのポ
リシリコン膜１１を成膜し、このポリシリコン膜１１上
にゲート長０．７μｍのゲート電極のフォトレジストパ
ターン１２を形成する。
した後に、図１（ｅ）に示すように、膜厚３０ｎｍのポ
リシリコン膜１１を成膜し、このポリシリコン膜１１上
にゲート長０．７μｍのゲート電極のフォトレジストパ
ターン１２を形成する。
【００１６】次に、フォトレジストパターン１２をマス
クとしてポリシリコン膜１１をエッチングし、図１
（ｆ）に示すように、第１のゲート電極１０及び酸化膜
９上にゲート長の長い第２のゲート電極１３を形成す
る。
クとしてポリシリコン膜１１をエッチングし、図１
（ｆ）に示すように、第１のゲート電極１０及び酸化膜
９上にゲート長の長い第２のゲート電極１３を形成す
る。
【００１７】次に、フォトレジスト除去後、図１（ｇ）
に示すように、第２のゲート電極１３をマスクとしてイ
オン注入１４によってＮ型不純物としてリンを打ち込
み、第２のゲート電極１３の側部に１×１０20ａｔｏｍ
ｓ／ｃｍ3 の濃度のＮ型不純物層のソース／ドレイン層
１５を形成する。
に示すように、第２のゲート電極１３をマスクとしてイ
オン注入１４によってＮ型不純物としてリンを打ち込
み、第２のゲート電極１３の側部に１×１０20ａｔｏｍ
ｓ／ｃｍ3 の濃度のＮ型不純物層のソース／ドレイン層
１５を形成する。
【００１８】以上によって、Ｎチャンネルの改良インバ
ースＴ型トランジスタを再現性よく製造できる。
ースＴ型トランジスタを再現性よく製造できる。
【００１９】次に、本発明の第２の実施例を図２を用い
て説明する。なお、図２（ａ）〜図２（ｄ）の工程は図
１（ａ）〜図１（ｄ）の工程と実質的に同一であるか
ら、その重複説明は省略する。
て説明する。なお、図２（ａ）〜図２（ｄ）の工程は図
１（ａ）〜図１（ｄ）の工程と実質的に同一であるか
ら、その重複説明は省略する。
【００２０】図２（ｄ）における第１のゲート電極パタ
ーン６を除去した後に、図２（ｅ）に示すように、膜厚
１００ｎｍのタングステンを第１のゲート電極１０及び
酸化膜９の上に選択的かつ等方的に堆積させ、ゲート長
の長い第２のゲート電極１６を形成する。
ーン６を除去した後に、図２（ｅ）に示すように、膜厚
１００ｎｍのタングステンを第１のゲート電極１０及び
酸化膜９の上に選択的かつ等方的に堆積させ、ゲート長
の長い第２のゲート電極１６を形成する。
【００２１】次に、図２（ｆ）に示すように、第２のゲ
ート電極１６をマスクとしてイオン注入１７によってＮ
型不純物としてリンを打ち込み、第２のゲート電極１６
の側部に１×１０20ａｔｏｍｓ／ｃｍ3 の濃度のＮ型不
純物層のソース／ドレイン層１８を形成する。
ート電極１６をマスクとしてイオン注入１７によってＮ
型不純物としてリンを打ち込み、第２のゲート電極１６
の側部に１×１０20ａｔｏｍｓ／ｃｍ3 の濃度のＮ型不
純物層のソース／ドレイン層１８を形成する。
【００２２】以上によって、Ｎチャンネルの改良インバ
ースＴ型トランジスタを再現性よく製造できる。
ースＴ型トランジスタを再現性よく製造できる。
【００２３】なお、本発明によれば、半導体基板の導電
型およびイオン注入によって打ち込むイオン種を変える
ことによって、Ｐチャンネルの改良インバースＴ型トラ
ンジスタの構造も得ることができるのは明らかである。
型およびイオン注入によって打ち込むイオン種を変える
ことによって、Ｐチャンネルの改良インバースＴ型トラ
ンジスタの構造も得ることができるのは明らかである。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
ゲート酸化膜のうちで第１のゲート電極の部下以外の部
分の膜厚を厚くすることを自己整合的に行うことがで
き、しかも第１のゲート電極を構成するポリシリコン膜
の膜厚を制御することによって、第１のゲート電極の部
下以外のゲート酸化膜の膜厚を容易に制御でき、さらに
第１のゲート電極とこの第１のゲート電極上に形成した
第２のゲート電極との全体でゲート電極を構成するの
で、改良インバースＴ型トランジスタを再現性よく製造
することができる。
ゲート酸化膜のうちで第１のゲート電極の部下以外の部
分の膜厚を厚くすることを自己整合的に行うことがで
き、しかも第１のゲート電極を構成するポリシリコン膜
の膜厚を制御することによって、第１のゲート電極の部
下以外のゲート酸化膜の膜厚を容易に制御でき、さらに
第１のゲート電極とこの第１のゲート電極上に形成した
第２のゲート電極との全体でゲート電極を構成するの
で、改良インバースＴ型トランジスタを再現性よく製造
することができる。
【図１】本発明の第１の実施例を説明するために工程順
に示した半導体装置の縦断面図である。
に示した半導体装置の縦断面図である。
【図２】本発明の第２の実施例を説明するために工程順
に示した半導体装置の縦断面図である。
に示した半導体装置の縦断面図である。
【図３】従来のインバースＴ型トランジスタの模式的な
縦断面図である。
縦断面図である。
【図４】従来の改良インバースＴ型トランジスタの模式
的な縦断面図である。
的な縦断面図である。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３、１１ ポリシリコン膜 ４ 窒化シリコン膜 ５、１２ フォトレジストパターン ６ 第１のゲート電極パターン（窒化シリコン膜） ７、１４、１７ Ｎ型イオン注入 ８ ソース／ドレイン層（Ｎ- 不純物層） ９ 酸化膜（ポリシリコン膜の熱酸化） １０ 第１のゲート電極 １３ 第２のゲート電極 １５、１８ ソース／ドレイン層（Ｎ+ 不純物層） １６ 第２のゲート電極（タングステン膜）
Claims (4)
- 【請求項１】 第一導電型の半導体基板上にゲート絶縁
膜、ポリシリコン膜、シリコン窒化膜を順次成膜し、次
いで前記シリコン窒化膜をエッチングすることによって
残存されたシリコン窒化膜からなる第１のゲート電極パ
ターンを形成する工程と、 該第１のゲート電極パターンをマスクとして前記半導体
基板内にイオン注入することにより相対的に低濃度の第
二導電型の不純物層を形成する工程と、 前記半導体基板を熱酸化することによって前記第１のゲ
ート電極パターンの部下以外の前記ポリシリコン膜を酸
化するとともに、前記第１のゲート電極パターンの部下
にポリシリコン膜からなる第１のゲート電極を形成する
工程と、 該第１のゲート電極上に第２のゲート電極を形成する工
程と、 該第２のゲート電極をマスクとして前記半導体基板内に
イオン注入することにより相対的に高濃度の第二導電型
の不純物層を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第２のゲート電極のゲート長を前記
第１のゲート電極のゲート長よりも長く形成することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１のゲート電極上に前記第２のゲ
ート電極を形成する工程が、第１のゲート電極上に第２
のゲート電極として導電体膜を成膜する工程を有するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１のゲート電極上に前記第２のゲ
ート電極を形成する工程が、第１のゲート電極上に第２
のゲート電極として導電体物質を選択的かつ等方的に堆
積する工程を有することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12549293A JP3260200B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12549293A JP3260200B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314782A true JPH06314782A (ja) | 1994-11-08 |
| JP3260200B2 JP3260200B2 (ja) | 2002-02-25 |
Family
ID=14911442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12549293A Expired - Lifetime JP3260200B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260200B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253397A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2006261227A (ja) * | 2005-03-15 | 2006-09-28 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-04-28 JP JP12549293A patent/JP3260200B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253397A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2006261227A (ja) * | 2005-03-15 | 2006-09-28 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3260200B2 (ja) | 2002-02-25 |
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