JPS6223168A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6223168A JPS6223168A JP16184585A JP16184585A JPS6223168A JP S6223168 A JPS6223168 A JP S6223168A JP 16184585 A JP16184585 A JP 16184585A JP 16184585 A JP16184585 A JP 16184585A JP S6223168 A JPS6223168 A JP S6223168A
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- Japan
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- impurity
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は微細なＭｏＳトランジスタ構造に係り、特に従
来よりも高信頼度なトランジスタ構造に関する。
来よりも高信頼度なトランジスタ構造に関する。
ＭｏＳトランジスタ微細化に伴ってホットキャリアによ
るトランジスタ劣化が問題になっている。
るトランジスタ劣化が問題になっている。
これに対処するため、第２図（特開昭５１−６１１１７
７６参照）に示すようにゲート電極１に隣接したソース
・ドレーン領域にソース・ドレインと同導電形の低不純
物濃度領域２を形成してドレイン近傍の電界を低減しホ
ットキャリアの発生を低下させる方法が採られている。
７６参照）に示すようにゲート電極１に隣接したソース
・ドレーン領域にソース・ドレインと同導電形の低不純
物濃度領域２を形成してドレイン近傍の電界を低減しホ
ットキャリアの発生を低下させる方法が採られている。
第２図の５はＭＯＳトランジスタのしきい電圧制御用に
不純物イオン打ち込みして形成した半導体基板３とは同
じ導電形の不純物層である。この構造の場合、不純物層
５と低濃度不純物層２が重なるため、不純物層２の不純
物濃度が実質的に減少し、抵抗が増大するなど最適設計
が困難となる欠点があった。
不純物イオン打ち込みして形成した半導体基板３とは同
じ導電形の不純物層である。この構造の場合、不純物層
５と低濃度不純物層２が重なるため、不純物層２の不純
物濃度が実質的に減少し、抵抗が増大するなど最適設計
が困難となる欠点があった。
本発明の目標は、前記の問題点を解決し、かつ高信頼度
で高性能な微細なＭＯＳトランジスタ構造を提供するこ
とにある。
で高性能な微細なＭＯＳトランジスタ構造を提供するこ
とにある。
（発明の概要）
上記の目的を達成する為に１本発明ではしきい電圧制御
用の不純物領域と、ソース・ドレーンの低濃度不純物領
域の深さを変えることによって、両不純物領域の不純物
濃度を独立に最適設計可能としている。
用の不純物領域と、ソース・ドレーンの低濃度不純物領
域の深さを変えることによって、両不純物領域の不純物
濃度を独立に最適設計可能としている。
以下、本発明の実施例を図を用いて説明する。
第１の実施例を第１図に示す０図はｐ型Ｓｉ基板１３上
に形成したｎチャンネルＭＯＳトランジスタであり、高
濃度ｎ型不純物層１４．低濃度ｎ型不純物層１２をソー
ス・ドレーン拡散層として用いている。不純物層１２の
濃度は１０１＠〜１０１ｓｌ″３である。不純物層１５
は基板と同じｐ型の不純物層であり、濃度はｌ Ｏ”
〜１−０ ” ａＩ＋−”である。
に形成したｎチャンネルＭＯＳトランジスタであり、高
濃度ｎ型不純物層１４．低濃度ｎ型不純物層１２をソー
ス・ドレーン拡散層として用いている。不純物層１２の
濃度は１０１＠〜１０１ｓｌ″３である。不純物層１５
は基板と同じｐ型の不純物層であり、濃度はｌ Ｏ”
〜１−０ ” ａＩ＋−”である。
この不純物層１５は不純物層１２より深い領域にあるた
め、不純物層１５と不純物層１２の重複部分を極力減ら
すことが可能である。このため両不純物領域の不純物濃
度分布を最適設計、制御可能であり、トランジスタの高
信頼性と高性能を合ねせ実現可能である。
め、不純物層１５と不純物層１２の重複部分を極力減ら
すことが可能である。このため両不純物領域の不純物濃
度分布を最適設計、制御可能であり、トランジスタの高
信頼性と高性能を合ねせ実現可能である。
第２の実施例を第３図に示す。図はｐ型Ｓｉ基板２３上
に形成したｎチャンネルＭＯＳトランジスタであり、高
濃度ｎ型不純物層２４．低濃度ｎ型不純物層２２をソー
ス・ドレーン拡散層として用いている。不純物層２２の
濃度は１０１＠〜１０１９ｃｎ−’である。不純物層２
５は基板と同じｐ型の不純物層であり、濃度は１０１６
〜ＩＱ”ｃｍ−’である。この不純物層２５は不純物層
２２より浅い領域にあるため１両不純物層の重複部分を
極力減らすことが可能であり、両不純物層の濃度分布を
最適設計、制御可能である。
に形成したｎチャンネルＭＯＳトランジスタであり、高
濃度ｎ型不純物層２４．低濃度ｎ型不純物層２２をソー
ス・ドレーン拡散層として用いている。不純物層２２の
濃度は１０１＠〜１０１９ｃｎ−’である。不純物層２
５は基板と同じｐ型の不純物層であり、濃度は１０１６
〜ＩＱ”ｃｍ−’である。この不純物層２５は不純物層
２２より浅い領域にあるため１両不純物層の重複部分を
極力減らすことが可能であり、両不純物層の濃度分布を
最適設計、制御可能である。
第４図に前記実施例（第１図参照）の製造プロセスを示
す。ｐ型Ｓｉ基板上にゲート酸化膜（例えば２０ｎｍ）
を熱酸化法により形成した後、ボロン３３をイオン打込
み法（例えば打込み加速電圧１２０ｋＶ、ドーズ量５
Ｘ １０”ａｍ−３） テ打ち込み（第１図ａ）、Ｓｉ
内部にボロンの高濃度層３５を形成した後、ゲート電極
３６（例えばリンをドープした多結晶Ｓｉ）を形成する
（第１図ｂ）。
す。ｐ型Ｓｉ基板上にゲート酸化膜（例えば２０ｎｍ）
を熱酸化法により形成した後、ボロン３３をイオン打込
み法（例えば打込み加速電圧１２０ｋＶ、ドーズ量５
Ｘ １０”ａｍ−３） テ打ち込み（第１図ａ）、Ｓｉ
内部にボロンの高濃度層３５を形成した後、ゲート電極
３６（例えばリンをドープした多結晶Ｓｉ）を形成する
（第１図ｂ）。
次にリン３７をイオン打ち込み法（例えば打ち込み加速
電圧３０ ＫＶ、ドース量Ｉ Ｘ Ｉ Ｏ”ａｍ−”）
で打ち込み、ゲート電極３６に対して自己調合的に低濃
度ｎ型不純物領域３８を形成する（第１図ｃ）、次にＣ
ＶＤ （ケミカル・ベーパー・デポジションＣｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により
。
電圧３０ ＫＶ、ドース量Ｉ Ｘ Ｉ Ｏ”ａｍ−”）
で打ち込み、ゲート電極３６に対して自己調合的に低濃
度ｎ型不純物領域３８を形成する（第１図ｃ）、次にＣ
ＶＤ （ケミカル・ベーパー・デポジションＣｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により
。
Ｓｉｎ、３９を堆積しく第１図ｄ）、異方性ドライエツ
チング法を用いてゲート電極の側壁部のＳｉｎ、４０を
残してＣｖＤＳｉ０２をエツチングする（第１図ｅ）。
チング法を用いてゲート電極の側壁部のＳｉｎ、４０を
残してＣｖＤＳｉ０２をエツチングする（第１図ｅ）。
次にイオン打ち込み法（例えば打ち込み加速電圧４０
ｋＶ、ドース量５×１０１ｓ■−２を用いてヒ素４１を
打ち込み高濃度ｎ型不純物層４２を形成する（第１図ｆ
）０以上により、所望のＭＯＳトランジスタ構造を実現
可能である。なお、ボロン３３のイオン打ち込み加速電
圧を下げ約１０ｋＶ程度にし、かつ、リン３７の打ち込
み加速電圧を上げ２００ｋＶ程度以上とすることにより
、第３図に示した構造をも実現可能である。
ｋＶ、ドース量５×１０１ｓ■−２を用いてヒ素４１を
打ち込み高濃度ｎ型不純物層４２を形成する（第１図ｆ
）０以上により、所望のＭＯＳトランジスタ構造を実現
可能である。なお、ボロン３３のイオン打ち込み加速電
圧を下げ約１０ｋＶ程度にし、かつ、リン３７の打ち込
み加速電圧を上げ２００ｋＶ程度以上とすることにより
、第３図に示した構造をも実現可能である。
本実施例では、ｎチャンネルＭＯＳトランジスタを例に
本発明を説明したが、ｐチャンネルＭＯＳトランジスタ
に対しても本発明を適用することによって本発明の効果
を発揮出来ることはいうまでもない、さらに１本発明に
よる構造を採用したｎチャンネルＭＯＳトランジスタと
ｐチャンネルＭＯＳトランジスタとを組み合わせた相補
形ＭＯ３も実現可能である。
本発明を説明したが、ｐチャンネルＭＯＳトランジスタ
に対しても本発明を適用することによって本発明の効果
を発揮出来ることはいうまでもない、さらに１本発明に
よる構造を採用したｎチャンネルＭＯＳトランジスタと
ｐチャンネルＭＯＳトランジスタとを組み合わせた相補
形ＭＯ３も実現可能である。
本発明の構造を用いることによって、しきい電圧制御用
不純物層とゲート電極に隣接する低濃度ソース・ドレー
ン拡散層の、両者の不純物分布を独立に正確に制御可能
となり、これによって高信頼かつ高性能なＭＯＳトラン
ジスタ設計を可能とする効果がある。
不純物層とゲート電極に隣接する低濃度ソース・ドレー
ン拡散層の、両者の不純物分布を独立に正確に制御可能
となり、これによって高信頼かつ高性能なＭＯＳトラン
ジスタ設計を可能とする効果がある。
第１図、第３図は本発明の実施例になるＭＯＳトランジ
スタの断面図、第２図は従来構造ＭＯＳトランジスタの
断面図、第４図は第２図のＭＯＳトランジスタの製造プ
ロセスを示す。 １．１１，２１．３６・・・ゲート電極、２，１２゜２
２．３８・・・低濃度ソース・ドレーン拡散層、３゜１
、．３，２３．３１・・・Ｐ型Ｓｉ基板、４，１４゜２
４．４２・・・高濃度ソース・ドレーン拡散層、５゜１
５．２５，３４．３５・・・しきい電圧調整用ｐ型不純
物Ｗ、６，１６，２６．３２−・・グー１−絶ａ膜、３
３・・・ボロン、３７・・・リン、３９．４０・・・Ｃ
ＶＤ５ｊＯ２，４１・・・ヒ素。 代理人 弁理士 小川勝馬７１、 す。 ＼−−２〆 第 ／ 図 ／ｌ □亦ノ ＋７已１ノ ］
スタの断面図、第２図は従来構造ＭＯＳトランジスタの
断面図、第４図は第２図のＭＯＳトランジスタの製造プ
ロセスを示す。 １．１１，２１．３６・・・ゲート電極、２，１２゜２
２．３８・・・低濃度ソース・ドレーン拡散層、３゜１
、．３，２３．３１・・・Ｐ型Ｓｉ基板、４，１４゜２
４．４２・・・高濃度ソース・ドレーン拡散層、５゜１
５．２５，３４．３５・・・しきい電圧調整用ｐ型不純
物Ｗ、６，１６，２６．３２−・・グー１−絶ａ膜、３
３・・・ボロン、３７・・・リン、３９．４０・・・Ｃ
ＶＤ５ｊＯ２，４１・・・ヒ素。 代理人 弁理士 小川勝馬７１、 す。 ＼−−２〆 第 ／ 図 ／ｌ □亦ノ ＋７已１ノ ］
Claims (1)
- 【特許請求の範囲】 １、半導体基板の第１導電型領域に形成した第２導電型
のソース・ドレイン領域を有するＭＩＳトランジスタに
おいて、該トランジスタのソース・ドレイン領域のうち
ゲート電極に隣接する表面部分の不純物濃度が他のソー
ス・ドレイン領域の不純物濃度よりも低く、該低濃度ソ
ース・ドレーン領域よりも浅くない領域でかつゲート電
極及び該低濃度ソース・ドレイン領域直下に半導体基板
の第１導電型不純物領域よりも高濃度の第１導電型不純
物領域を設けた事を特徴とする半導体装置。 ２、ソース・ドレイン領域のうちゲート電極に隣接する
低濃度不純物領域が基板内部にあり、該低濃度ソース・
ドレイン領域よりも深くない領域でかつゲート電極直下
及び該低濃度ソース・ドレイン領域直上に半導体基板の
第１導電極不純物領域よりも高濃度の第１導電形の不純
物領域を設けた事を特徴する特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16184585A JPS6223168A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16184585A JPS6223168A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223168A true JPS6223168A (ja) | 1987-01-31 |
Family
ID=15743034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16184585A Pending JPS6223168A (ja) | 1985-07-24 | 1985-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223168A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190764A (ja) * | 1986-02-17 | 1987-08-20 | Seiko Epson Corp | 半導体装置 |
| JPS6453461A (en) * | 1987-05-19 | 1989-03-01 | Seiko Epson Corp | Semiconductor device and manufacture thereof |
-
1985
- 1985-07-24 JP JP16184585A patent/JPS6223168A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190764A (ja) * | 1986-02-17 | 1987-08-20 | Seiko Epson Corp | 半導体装置 |
| JPS6453461A (en) * | 1987-05-19 | 1989-03-01 | Seiko Epson Corp | Semiconductor device and manufacture thereof |
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