JP3200231B2

JP3200231B2 - 半導体装置の製造方法

Info

Publication number: JP3200231B2
Application number: JP10286793A
Authority: JP
Inventors: 坂泰志赤; 野瑞城小; 居英明新; 藤雅伸斎; 富崇吉; 井洋岩
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-12-14
Filing date: 1993-04-28
Publication date: 2001-08-20
Anticipated expiration: 2016-08-20
Also published as: JPH06236967A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。

【０００２】

【従来の技術および発明が解決しようとする課題】今
日、大規模ＬＳＩは、多くの部分を相補型電界効果型Ｍ
ＯＳトランジスタ（ＣＭＯＳともいう）で構成するのが
普通である。この技術は基本回路を対になるＮ−ＭＯＳ
トランジスタおよびＰ−ＭＯＳトランジスタで構成する
ものであり、集積度が高く、消費電力が少ないという利
点を持つ。一般にＣＭＯＳを形成する場合、ゲート電極
は不純物を縮退レベルまで導入し、抵抗率を下げた多結
晶シリコンを用いる。

【０００３】以下、図１２乃至図１４を参照して従来の
ＣＭＯＳトランジスタの製造方法を説明する。まず、シ
リコン基板１のＮ−ＭＯＳを形成する領域にＰ型不純物
を、Ｐ−ＭＯＳを形成する領域にＮ型不純物を各々イオ
ン注入により導入し、熱拡散によりＰウェル領域２とＮ
ウェル領域３を形成し、ＬＯＣＯＳ法により素子分離領
域４を形成する（図１２（ａ）参照）。次に図１２
（ｂ）に示すように、厚さが１０ｎｍ程度の酸化膜３１
を形成し、フォトリソグラフィ技術を用いてＰ−ＭＯＳ
領域にレジストによるマスク３２を形成し、Ｎ−ＭＯＳ
領域にＭＯＳＦＥＴのしきい値（以下Ｖｔｈと表す）を
制御する目的で、Ｎ型不純物をイオン注入法により導入
し、Ｎ型不純物層３３を形成する。ここで酸化膜３１は
基板１内のシリコンをレジストからの汚染から保護する
意味と、イオン注入時にチャネリングを防ぐ意味をかね
ている。同様に図１２（ｃ）に示すようにＮ−ＮＯＳ領
域にレジストによるマスク３４を形成し、Ｐ−ＭＯＳの
Ｖｔｈを制御するＰ型不純物を導入し、Ｐ型不純物層３
５を形成する。ただし、後述するように多結晶シリコン
の不純物導入は、工程が簡単であるためにＰＯＣｌ_３雰
囲気からのＰ（リン）の拡散を用いることが多い。この
場合、ゲート材料であるＮ型シリコンと、基板との間の
仕事関数差がＮ−ＭＯＳとＰ−ＭＯＳで異なってくる。
ＣＭＯＳはＮ−ＭＯＳとＰ−ＭＯＳを同じ電源電圧で駆
動するため、一方のＶｔｈ（の絶対値）が大きくなると
回路の動作速度を損なうことになる。そこで、例えば従
来例のようにＰ−ＭＯＳのゲート材料としてＮ型シリコ
ンを用いる場合には、チャネル領域の表面にＰ型不純物
層を形成し、Ｖｔｈを制御する方法が行われている。こ
の不純物層をカウンタードープ層と呼ぶことがある。そ
の場合、チャネルは基板と酸化膜の界面ではなく、Ｐ型
不純物層の内部に形成される。このようなチャネル構造
を一般に埋め込みチャネルと呼ぶが、以下に述べるよう
な特徴がある。

【０００４】先ず、チャネル領域が基板と酸化膜の界面
から離れたところに形成されるため、界面の粗さに起因
するキャリアの散乱を受け難く、電流駆動力が高くなる
ことが挙げられる。その一方で、チャネルがゲート電極
から離れたところに形成されるために、ゲートによる電
界の制御が弱くなり、ショートチャネル効果が現れやす
いという難点もある。従って、ショートチャネル効果を
抑制するためにはカウンタードープ層を浅く形成するこ
とが重要であり、浅いカウンタードープ層で十分なＶｔ
ｈの制御を行うためにはピーク濃度が濃いことが重要で
ある。

【０００５】次に図１２（ｄ）に示すようにイオン注入
により損傷を受け、かつレジストからの汚染を受けた酸
化膜３１を剥離し、新たに厚さが６ｎｍ程度のゲート酸
化膜３６を形成し、多結晶シリコン３７を堆積し、ＰＯ
Ｃｌ_３雰囲気からＰを拡散するとにより縮退レベルの不
純物を多結晶シリコン３７中に導入する。ＰＯＣｌ_３か
らの拡散を用いることにより、多結晶シリコン３７中に
は１０²⁰cm^-3以上の濃度のＰを容易に導入することがで
きる。

【０００６】次に図１３（ａ）に示すようにレジストで
ゲートパターニングのためのマスク３８を形成し、図１
３（ｂ）に示すように異方性イオンエッチングにより、
多結晶シリコン３７をエッチングすることにより、ゲー
ト電極３９ａ，３９ｂのパターニングを行う。この時、
ゲート電極３９ａ，３９ｂの材料がＰ−ＭＯＳ，Ｎ−Ｍ
ＯＳとも同じであるために異方性エッチングが容易であ
るという利点もある。

【０００７】次に図１３（ｃ）に示すようにＰ−ＭＯＳ
領域をレジスト４０でマスクし、Ｎ−ＭＯＳのソース・
ドレイン形成予定領域に例えば５×１０¹³cm^-2程度の比
較的低濃度のＰのイオン注入を行い、不純物層４１を形
成する。これはいわゆるＬＤＤ（lightly doped drain)
と呼ばれるもので、ソース・ドレイン端に電界緩和領域
を設け、素子の信頼性を向上させる等の目的で行われる
ものである。次に同様に図１３（ｄ）に示すようにレジ
スト膜４２でＮ−ＭＯＳ領域をマスクし、Ｂをイオン注
入し、Ｐ−ＭＯＳのＬＤＤ領域４３を形成する。

【０００８】次に、図１４（ａ）に示すように基板全面
にＳｉＯ_２またはＳｉ_３Ｎ_４等からなる絶縁膜４４をＣ
ＶＤ法により堆積し、図１４（ｂ）に示すように異方性
イオンエッチングによりエッチバックすることによりゲ
ート電極３９ａ，３９ｂの少なくとも側部に側壁４５
ａ，４５ｂを形成する。次に図１４（ｃ）に示すように
Ｐ−ＭＯＳ領域をレジスト４６でマスクし、例えば１０
¹⁵cm^-2以上の高濃度のＡｓのイオン注入を行うことによ
りＮ−ＭＯＳのソース・ドレイン領域４７を形成する。
同様に図１４（ｄ）に示すようにＮ−ＭＯＳ領域をレジ
スト４８でマスクし、例えば１０¹⁵cm^-2以上の高濃度の
ＢＦ_２のイオン注入を行い、Ｐ−ＭＯＳのソース・ドレ
イン領域４９を形成する。

【０００９】以下、ソース・ドレイン領域に注入した不
純物を電気的に活性化するための熱工程を加え、ＳｉＯ
_２等からなる絶縁層を形成し、コンタクト開孔し、Ａｌ
等による配線を形成し、完成する。

【００１０】このようにして形成されたＣＭＯＳトラン
ジスタの図１３（ｂ）に示すＣ−Ｃ′断面およびＤ−
Ｄ′断面におけるチャネル領域の不純物プロファイルを
図１５（ａ）、（ｂ）に各々示す。

【００１１】図１５（ａ）のプロファイルはＮ−ＭＯ
Ｓ、図１５（ｂ）のプロファイルはＰ−ＭＯＳを示して
いる。図１５（ａ）のプロファイルは表面チャネル型で
あるが、実際に電流の流れる表面での不純物濃度が高い
ため、イオン化した不純物による散乱が多く、移動度は
低くなる。又、図１５（ｂ）のプロファイルは埋め込み
チャネル型で、この場合、Ｂ（ホウ素）はイオン注入で
導入されたものであり比較的深いプロファイルを持ち、
かつチャネルがゲート電極から離れているために、ゲー
トによる制御が及びにくくなりショートチャネル効果が
起こり易い。

【００１２】ＣＭＯＳ型のＬＳＩは高集積化に伴い、基
本素子であるＭＯＳＦＥＴが微細化されるに従って、以
下のような問題が生じてくる。

【００１３】一般にＭＯＳＦＥＴを微細化する場合に
は、いわゆる比例縮小則に従って素子の各部分の寸法、
及び不純物濃度を設計するが、それによるとチャネルの
不純物濃度は微細化にともない、しだいに濃くしてゆく
必要がある。その場合、キャリアの散乱要因として、イ
オン化した不純物によるクーロン散乱が増大するために
移動度が低下するという問題がある。特に表面チャネル
型の場合には微細化にともないゲート絶縁膜に垂直な方
向の電界も増大し、界面の粗さに起因する散乱も増大す
ることを考慮すると移動度の低下を抑えるチャネルの設
計が重要になる。

【００１４】また、埋め込みチャネルに関しては、ショ
ートチャネル効果を抑制するために、ピーク濃度が濃
く、浅いカウンタードープ層を形成することが重要にな
る。

【００１５】又、従来の半導体装置の他の製造方法を図
１６乃至図１８を参照して説明する。

【００１６】図１６乃至図１８は、従来の技術による半
導体装置の一部としてのＮチャネル埋め込みチャネル型
電界効果型トランジスタの製造工程の断面図である。こ
の電界効果型トランジスタは次のようにして製造され
る。

【００１７】先ず図１６（ａ）に示すようにシリコン基
板１０１のＰウェル形成領域に例えばＢイオンを１００
ｋｅＶ、２．０×１０¹³cm^-2で注入し、その後に１１９
０℃、１５０分の熱工程を経ることによりＰウェル領域
１０２を形成する。続いてＬＯＣＯＳ法により素子分離
領域１０３を形成する。

【００１８】次に図１６（ｂ）に示す工程を行う。すな
わち先ずＰウェル領域１０２中に、所望のしきい値電圧
を得るために例えばＢイオン４を１５ｋｅＶ、１．０×
１０¹³cm^-2で注入することによりチャネル表面の濃度を
調節し、次いで埋め込みチャネル構造を得るために例え
ばＡｓイオン５を３０ｋｅＶ、１．０×１０¹³cm^-2で注
入する。

【００１９】次に図１６（ｃ）に示すように例えば７５
０℃の１０％ＨＣｌ雰囲気で半導体基板１０１の表面を
酸化することにより、例えば厚さ４ｎｍのシリコン酸化
膜１０７を形成する。そして図１６（ｄ）に示すように
シリコン酸化膜１０７の上に例えばＢイオンを２０ｍｏ
ｌ％含有する厚さ２００ｎｍの多結晶シリコン膜１０８
をＬＰＣＶＤ法により堆積する。続いて図１７（ａ）に
示すように例えば反応性イオンエッチング法（以後、Ｒ
ＩＥ法ともいう）により多結晶シリコン膜１０８を切っ
てゲート電極１０９を形成する。次に図１７（ｂ）に示
すように、半導体基板１に例えばＡｓイオンを２０ｋｅ
Ｖ、２．０×１０¹⁴cm^-2で注入し、浅くて薄い濃度の不
純物領域１１０を形成する。

【００２０】そして図１７（ｃ）に示す工程を行う。す
なわち、先ず例えばＬＰＣＶＤ法によりシリコン窒化膜
を１００ｎｍ堆積し、その後例えばＲＩＥ法によりＳｉ
Ｎ側壁１１１を形成する。

【００２１】次に図１７（ｄ）に示すように半導体基板
１０１に例えばＡｓイオンを５０ｋｅＶ、５．０×１０
¹⁵cm^-2で注入し、深くて濃い濃度の不純物領域１１２を
形成する。

【００２２】続いて図１８（ａ）に示す工程を行う。す
なわち層間膜として例えばＣＶＤ法でシリコン酸化膜１
１３を例えば５００ｎｍ堆積させる。そして熱工程を加
えることにより、上記注入したＡｓイオンを活性化させ
て、ソース及びドレイン１１４を形成する。

【００２３】そして図１８（ｂ）に示すように、後述の
Ａｌ膜とのコンタクト部１１５をＲＩＥ法にて開孔す
る。そして、図１８（ｃ）に示すように例えばＡｌ膜１
１６をスパッタ法で堆積させる。

【００２４】その後図１８（ｄ）に示すようにパターニ
ングにより配線部１１７を形成する。その後に表面部に
シリコン酸化膜を例えば１０００ｎｍ形成し、保護膜と
する。

【００２５】以上Ｎチャネル埋め込みチャネル型電界効
果型トランジスタの製造方法のみ記したが、Ｐチャネル
埋め込みチャネル型電界効果型トランジスタの製造方法
も、上述の製造方法においてＮ型不純物とＰ型不純物と
が逆になる他は、Ｎチャネル埋め込みチャネル型電界効
果型トランジスタの製造方法と同様である。

【００２６】従来の技術を用いた埋め込みチャネル型電
界効果型トランジスタの製造方法においてはチャネル領
域への不純物の導入は、加速した不純物イオンの注入に
よっている。この時浅く不純物を導入するために、低加
速エネルギーによる注入、プリアモルファス化等の方法
が用いられている。しかし、不純物イオンの注入による
方法では、不純物を低濃度にしないと浅い不純物層は形
成できないし、またプリアモルファス化の方法では、結
晶に与えるダメージが無視できず、従ってあまり濃く、
且つ浅く不純物を導入することはできない。それ故、短
チャネル効果の抑制には限界があり、埋め込みチャネル
型電界効果型トランジスタの微細化において障害となっ
ていた。

【００２７】又、従来の半導体装置の製造方法の更に他
の例を説明する。ＬＳＩ技術のかなりの部分はＣＯＭＳ
によって支えられており、それを構成するＮ，Ｐ両ＭＯ
Ｓともに、一般的にゲート材料としては、Ｐ（リン）を
不純物として高濃度にドープしたポリシリコンが用いら
れている。

【００２８】これは、ＰとＢなどの異なる導電型の不純
物を別々にイオン注入することなどにより、２種類のキ
ャリアタイプのゲートを形成することに比べると、ＣＭ
ＯＳの製作工程が簡単になり、またポリゲートでは、Ｐ
ＯＣｌ_３雰囲気中からの熱拡散により容易にゲートポリ
シリコンに対する充分に高濃度のドーピングが可能なた
めである。

【００２９】このような事情から、ゲートをｎ型ポリシ
リコンで形成した場合、ゲートポリと基板との間の仕事
関数差がＮＭＯＳとＰＭＯＳでは異なるので、両ＭＯＳ
のしきい値を合わせる必要があり、その時ＰＭＯＳのし
きい値電圧が高くなりすぎると、回路の動作速度を速く
することができない。従って、ＰＭＯＳのしきい値電圧
を下げるために、ＰＭＯＳのチャネル領域表面には浅い
Ｐ型不純物層を形成することになる。このため、トラン
ジスタ動作時における実効的なチャネル位置は若干基板
方向へと深いものとなり、これを埋め込みチャネル型電
界効果トランジスタと呼ぶ。

【００３０】このような埋め込みチャネル型電界効果ト
ランジスタでは、電流を担っている電子、または正孔
が、シリコン‐酸化膜界面の散乱をあまり受けなのい
で、電流駆動力が上昇し、またドレイン端でのアバラン
シェ崩壊が起こりにくく、ホットキャリア特性も良好に
なるという利点を持つ。

【００３１】通常ＰＭＯＳが埋め込みとなるのが一般的
であって、Ｎ型であるＰや、Ａｓをイオン注入してチャ
ネル領域を形成した後、Ｐ型であるＢを浅くイオン注入
してしきい値を合わせることになる。

【００３２】以下、図１９を参照してイオン注入によっ
てソース・ドレイン間に埋め込みチャネルを形成したト
ランジスタの製造工程を説明する。

【００３３】まず図１９（ａ）に示すようにシリコンか
らなる半導体基板２０１の表面をフィールド酸化膜２０
２で区分して素子領域を形成し、さらにその領域におけ
る不純物や欠陥除去のために、酸化膜形成及び、剥離を
行う。

【００３４】次に、図１９（ｂ）に示すように基板表面
に厚さが１００オングストローム程度の酸化膜２０４を
形成する。この酸化膜層２０４の目的は、ＮＭＯＳとＰ
ＭＯＳに各々不純物を注入する際のレジストの堆積時
に、シリコン基板が汚染されるのを防ぐということと、
引き続き行うチャネルイオン注入の際に、注入された不
純物イオンが結晶軸に沿って散乱を受けずに深く進入す
る、いわゆるチャネリングを、前もって酸化膜によりイ
オンを散乱させることにより、イオンのエネルギーを下
げ、また方向を変えることで防ぐことにある。

【００３５】次に、図１９（ｃ）に示すように、酸化膜
２０４を介して、Ｐのイオン注入（１４０ｋｅＶ、４．
０Ｅ１２程度）を行い、ｎ型チャネル領域２０５を形成
する。

【００３６】続いて、図１９（ｄ）に示すように、Ｂの
イオン注入（６０ｋｅＶ、５．０×１０¹²程度）によ
り、チャネル不純物イオンとは逆導電型の浅い不純物層
２０６を形成する。この層２０６は一般にカウンタドー
プ層と呼ばれ、前述したように、この層の存在によりト
ランジスタ動作時の実効的なチャネルの位置は、シリコ
ン‐酸化膜の界面より若干基板方向へと深くなる。しか
し、一般にチャネルイオン注入によって形成したカウン
タドープ層は、イオン注入の性質として濃度のピーク位
置が基板表面よりある深さのところにあり、熱拡散によ
って濃度分布がだれてしまうので、浅い不純物層を作る
ことが困難である。その結果、実効的なチャネル領域は
基板方向に深くなってしまい、ゲートの支配が及びにく
くなり、しきい値電圧のシフトや、サブスレッショルド
特性の劣化など、短チャネル効果に弱いものとなってし
まう。

【００３７】最後に、図１９（ｅ）に示すように、カウ
ンタドープ層形成後、酸化膜２０４を剥離し、新たにゲ
ート酸化膜２０７を形成し、ポリシリコンを堆積し、こ
のポリシリコンにＮ型不純物を導入し、パターニングす
ることによってゲート部２０８を形成する。

【００３８】上述のようにして電界効果型トランジスタ
を作成すると、埋め込みチャネル形成は、逆導電型不純
物のイオン注入によっている。この時、短チャネル効果
の抑制のためには、ピーク濃度が高く、浅い埋め込みチ
ャネル形成が望ましいが、不純物イオンの注入による方
法では不純物の濃度を下げるか、もしくは加速電圧を下
げなくては浅い層を形成できない上に、本質的に急峻な
プロファイルを作ることが困難である。また、チャネル
表面の領域を、シリコンをイオン注入することによりア
モルファス状態にした後、浅いカウンタドープ層をイオ
ン注入によって形成するプリアモルファス化の方法もあ
るが、結晶に与えるダメージを無視することができない
ので、トランジスタ特性に悪影響を与える恐れがある。
そのため、埋め込みチャネル型電界効果型トランジスタ
では微細化したときに、短チャネル効果の抑制が難し
く、高い電流駆動力などの利点を生かすことができなか
った。

【００３９】本発明は上記事情を考慮してなされたもの
であって、その第１の目的はキャリアの移動度の低下を
可及的に抑えることができるとともに、短チャネル効果
を抑制することのできる、半導体装置の製造方法を提供
することにある。

【００４０】又、第２の目的は短チャネル効果の抑制さ
れた高性能の半導体装置の製造方法を提供することにあ
る。

【００４１】又、更に第３の目的は、短チャネル効果を
抑制するとともに、電流駆動力に優れた半導体装置の製
造方法を提供することにある。

【００４２】

【課題を解決するための手段】第１の発明による半導体
装置の製造方法は、半導体基板上の所定の位置にＮ−Ｍ
ＯＳおよびＰ−ＭＯＳのうちの少なくとも一方のウェル
を形成する工程と、素子分離領域を形成する工程と、ウ
ェルの素子領域にしきい値を制御するための不純物を導
入する工程と、Ｎ−ＭＯＳおよびＰ−ＭＯＳの一方の素
子領域をマスクしマスクされていない素子領域に選択的
にシリコンをエピタキシャル成長させる工程と、マスク
を除去した後、Ｎ−ＭＯＳおよびＰ−ＭＯＳの素子領域
上にゲート酸化膜および多結晶膜を積層し、パターニン
グすることによってゲート電極を形成する工程と、を備
えていることを特徴とする。

【００４３】なお、しきい値を制御するための不純物の
導入は、不純物元素をドープしたシリケートガラスから
の熱拡散によって行っても良い。

【００４４】第２の発明による半導体装置の製造方法
は、半導体基板のチャネル形成予定領域に、Ｎ型不純物
およびＰ型不純物がドープされたシリケートガラスを堆
積する工程と、熱処理を行うことによってシリケートガ
ラスからＮ型不純物およびＰ型不純物をチャネル形成予
定領域に拡散させる工程と、を備えていることを特徴と
する。

【００４５】又、第３の発明による半導体装置の製造方
法は、半導体基板の素子形成予定領域に第１導電型の不
純物を含むシリケートガラスを堆積する工程と、シリケ
ートガラスを介して第２導電型の不純物をイオン注入す
ることによって素子形成予定領域に第１の不純物層を形
成する工程と、熱処理を行うことによって、シリケート
ガラス内の第１導電型の不純物を、第１の不純物層に固
相拡散させることによって比較的浅い第２の不純物層を
形成する工程と、を備えていることを特徴とする。

【００４６】第４の発明による半導体装置の製造方法
は、半導体基板のチャネル形成予定領域に第１導電型あ
るいは第２導電型不純物がドープされたシリケートガラ
スを堆積する工程と、所定の熱処理を行うことによって
シリケートガラスからドープされた不純物をチャネル形
成予定領域に拡散させてカウンタドープ層を形成する工
程と、を備えていることを特徴とする。

【００４７】又、第４の発明において相補型トランジス
タを製造する場合は、第１導電型不純物がドープされた
シリケートガラスを堆積する際に、第２導電型のチャネ
ル形成予定領域上に上記不純物の拡散を妨げる膜を予め
形成するか、あるいは堆積したシリケートガラスを第２
導電型のチャネル形成予定領域上から除去する必要があ
る。

【００４８】又、第４の発明において相補型トランジス
タを製造する場合は、Ｎ−ＭＯＳトランジスタとＰ−Ｍ
ＯＳトランジスタのゲート電極の形成材料としてフェル
ミ・エネルギが基板の材料であるシリコンの真性フェル
ミ・エネルギに近い値の材料を用いても良い。

【００４９】

【作用】このように構成された第１の発明の製造方法に
よれば、低濃度のチャネル領域をもった表面チャネル型
ＭＯＳＦＥＴと、埋め込みチャネル型ＭＯＳＦＥＴを同
一基板上に形成することが可能となり、これにより、キ
ャリアの移動度の低下を防ぐことができるとともに短チ
ャネル効果を抑制することができる。

【００５０】又、上述のように構成された第２の発明の
製造方法によれば、チャネル領域への不純物の注入をＮ
型不純物及びＰ型不純物をドープしたシリケートガラス
から不純物を拡散させることにより行う。このようにす
ると、従来の方法により形成したチャネルに比べて濃く
且つ浅く不純物を注入することができる。これにより短
チャネル効果の抑制された高性能の微細埋め込みチャネ
ル型電界効果型トランジスタを得ることができる。

【００５１】又、上述のように構成された第３の発明の
製造方法によれば、カウンタドープ層が濃く且つ浅く形
成できるので、従来の方法による埋め込みチャネル型電
界効果型トランジスタに比べると、浅い埋め込みチャネ
ルを形成でき、これにより、短チャネル効果を抑制し、
電流駆動力の大きいＭＯＳ型電界効果型トランジスタ
を、製造することができる。

【００５２】又、上述のように構成された第４の発明の
製造方法によれば、チャネル領域への不純物の注入を、
第１導電型あるいは第２導電型不純物をドープしたシリ
ケートガラスからの不純物を拡散させることにより行
う。このようにすると、従来の方法により形成したチャ
ネルに比べて濃く且つ浅く不純物を注入することができ
る。これにより、短チャネル効果の抑制された高性能の
微細埋め込みチャネル型電界効果型トランジスタを得る
ことが出来る。

【００５３】

【実施例】第１の発明による半導体装置の製造方法の第
１の実施例を図１乃至図２を参照して説明する。図１
（ａ）に示すようにシリコン基板１上にＮウェル２、Ｐ
ウェル３及び素子分離領域４を形成する。次に図１
（ｂ）に示すように基板１の全面にＢ（ホウ素）を含む
シリケートガラス（ＢＳＧ）５を堆積し、たとえば、１
０００℃、３秒程度のＲＴＡ（rapid thermal annealin
g)を行うことにより、素子領域中にＢを導入し、Ｐ型不
純物層６を形成する。この時、Ｐ型不純物層６のピーク
濃度は例えば１０¹⁸cm^-3以上とする。

【００５４】従来技術の項でも述べたように、埋め込み
チャネル型ＭＯＳＦＥＴにおいてショートチャネル効果
を抑制するためには、カウンタードープ層を濃度は濃
く、かつ浅く形成することが重要である。ここで注意す
べきことは、イオン注入を用いると、シリコン中のイオ
ンの飛程を小さくすることが難しいことと、イオン注入
を行っただけでは電気的な活性化率が不十分であるため
に引き続き活性化のための熱工程を行わねばならないた
め、更に熱拡散により不純物プロファイルが深くなるこ
とである。特にＢのような軽い元素を不純物として用い
る場合、イオン注入の飛程が大きく、また拡散係数が大
きいために浅い不純物プロファイルを得ることは非常に
難しい。それに対し、固相拡散を用いた場合には、プロ
ファイルは表面の不純物濃度と熱工程だけでほぼ決定す
ることができる。このため、ＲＴＡのような高温、短時
間の工程を行うことにより、不純物濃度が濃く、浅いプ
ロファイルを得ることができる。

【００５５】次に図１（ｃ）に示すようにＰ−ＭＯＳ領
域をレジスト７によりマスクし、Ｎ−ＭＯＳ領域のＢＳ
Ｇ５を剥離し、シリコン表面を露出させる。その後、図
１（ｄ）に示すようにＰ−ＭＯＳ領域のレジスト７を除
去した後にＮ−ＭＯＳ領域のシリコンの露出した部分に
選択的に不純物濃度の低い厚さ３０ｎｍ程度のシリコン
層８をエピタキシャル成長させる。この時シリコン層８
の不純物濃度は１０¹⁷cm^-3以下であることが望ましい。

【００５６】次に図２（ａ）に示すようにＰ−ＭＯＳ領
域のＢＳＧ膜５を剥離し、引き続き図２（ｂ）に示すよ
うに厚さ６ｎｍ程度のゲート酸化膜９を堆積し、ｉｎ−
ｓｉｔｕでＡｓまたはＰを導入した２００ｎｍ程度の多
結晶シリコン１０をＣＶＤ法により堆積する。ここでｉ
ｎ−ｓｉｔｕで不純物を導入する技術を用いたのは、Ｐ
ＯＣｌ_３等からの拡散のように高温の熱工程を伴う場合
には、チャネル領域の不純物プロファイルが広がる恐れ
があるからである。

【００５７】次に図２（ｃ）に示すようにフォトリソグ
ラフィ法を用い、ゲートをパターニングするためのマス
ク１１をレジストで形成し、異方性のイオンエッチング
等を用い、ゲートをパターニングすることにより図２
（ｄ）に示すようにゲート電極１２を形成する。

【００５８】この後、従来例の項で述べたような方法で
ソース・ドレイン領域及び配線を形成する。

【００５９】このような工程を用いて製造したＭＯＳＦ
ＥＴのチャネル領域のＡ−Ａ′及びＢ−Ｂ′断面に沿っ
たプロファイルの例を図３（ａ）、（ｂ）に示す。比較
のためにＢＳＧ５からの固相拡散でなく、Ｂのイオン注
入でチャネルを形成した場合のプロファイルの例を点線
で示す。Ｎ−ＭＯＳにおいては図３（ａ）で示すように
表面濃度が低く保たれているために、イオン化した不純
物によるクーロン散乱が抑制され、高い移動度を得るこ
とができる。また、シリコンエピタキシャル層８の下に
ある濃いＰ型層６はソース・ドレイン間の空乏層が伸び
ることによるパンチスルーを防ぐと共に、しきい値Ｖｔ
ｈの制御の役割も果たす。Ｖｔｈの制御は、この濃いＰ
型層と、Ｐウェル２の濃度で行われる。Ｐ−ＭＯＳにお
いては図３（ｂ）で示すように表面が濃く、かつ浅いＰ
型層になっているため、埋め込みチャネルとなり、高い
移動度を得ることができる。また、Ｐ型層が浅いことか
ら、チャネルはゲートに与えるバイアスによって良く制
御されるため、ショートチャネル効果も抑制することが
できる。

【００６０】また本実施例では、チャネルの不純物導入
をＢＳＧ５からの固相拡散一回で行っているが、必要に
応じてレジストのマスクを形成する等して、Ｐ、Ｎそれ
ぞれについてチャネルのイオン注入などの不純物導入工
程を追加することができるのはいうまでもない。

【００６１】また、Ｂの代わりにＡｓを含むシリケート
ガラス（ＡｓＳＧ）等を用いて、Ｎ−ＭＯＳを埋め込み
チャネル型、Ｐ−ＭＯＳを表面チャネル型にした場合も
同様の効果が得られることはいうまでもない。

【００６２】次に、第１の発明による製造方法の第２の
実施例を図４乃至図５を参照して説明する。第１の実施
例で述べたように、不純物元素としてＢ等の軽い元素を
用いる場合、濃度が濃く、かつ浅いプロファイルを得る
ことは非常に難しい。しかしながらＡｓ等の比較的重い
元素を用いる場合においてはイオン注入法を用いても濃
く、かつ浅いプロファイルを得ることができる。第２の
実施例ではＡｓのイオン注入法を用いた方法を説明す
る。

【００６３】まず第１の実施例の場合と同様にシリコン
基板１上にＮウェル２、Ｐウェル３及び素子分離４を形
成する（図４（ａ）参照）。

【００６４】次に、図４（ｂ）に示すように基板全面に
厚さが１０ｎｍ程度の酸化膜１３を形成し、酸化膜を通
して基板全面に１０¹³cm^-2程度のＡｓを４０ｋｅＶ程度
の加速で注入し、Ｎ型不純物層１４を形成する。酸化膜
１３は従来例の項で説明した酸化膜３１（図１２（ｂ）
参照）と同内容のものである。次にレジストを用いて、
Ｎ−ＭＯＳ領域にマスク１５を形成し、Ｐ−ＭＯＳ領域
の酸化膜１３を除去する（図４（ｃ）参照）。続いて図
４（ｄ）に示すようにＰ−ＭＯＳ領域に選択的に３ｎｍ
程度のシリコンエピタキシャル層１６を形成する。次に
図５（ａ）に示すようにＮ−ＭＯＳ領域に残っていた酸
化膜１３を除去し、図５（ｂ）に示すように厚さが６ｎ
ｍ程度のゲート酸化膜１７と２００ｎｍ程度のｉｎ−ｓ
ｉｔｕでＢを添加した多結晶シリコン１８を堆積する。

【００６５】その後、第１の実施例で示したのと同様の
方法によりゲートのパターニング及びソース・ドレイン
の形成及び配線工程を経ることによって完成する（図５
（ｃ）、（ｄ）参照）。

【００６６】この第２の実施例も第１の実施例と同様の
効果を得ることができる。なお、第２の実施例において
は、第１の実施例と異なり、Ｐ−ＭＯＳが表面チャネル
型で、Ｎ−ＭＯＳが埋め込みチャネル型になっている
が、埋め込み型、表面型についてのそれぞれのチャネル
プロファイルの特徴は第１の実施例の場合と同様であ
る。

【００６７】また、第２の実施例においては、不純物元
素として、Ｂより重く、拡散係数の小さいＧａ（ガリウ
ム）等を用いてＰ−ＭＯＳを埋め込みチャネル、Ｎ−Ｍ
ＯＳを表面チャネルにすることができるのはいうまでも
ない。

【００６８】次に第２の発明による半導体装置の製造方
法の一実施例によって製造されたＮチャネル埋め込みチ
ャネル型電界効果型トランジスタの断面を図６に示す。
この埋め込みチャネル型電界効果型トランジスタは、Ｂ
ＡｓＳＧ（硼素及び砒素をドープしたシリケートガラ
ス）から拡散されたＢからなるチャネル領域１０５と、
ＢＡｓＳＧから拡散されたＡｓからなるチャネル領域１
０６とを有している。このトランジスタは以下のように
して製造される。

【００６９】先ず図７（ａ）に示すようにシリコン基板
１０１のＰウェル形成領域に例えばＢイオンを１００ｋ
ｅＶ、２．０×１０¹³cm^-2で注入し、その後に例えば１
１９０℃、１５０分の熱工程を経ることによりＰウェル
領域１０２を形成する。続いて例えばＬＯＣＯＳ法によ
り素子分離領域１０３を形成する。

【００７０】次に図７（ｂ）に示す工程を行う。すなわ
ち先ずＰウェル領域１０２に、例えば硼素を１８ｍｏｌ
％及び砒素を２７ｍｏｌ％ドープしたシリケートガラス
（ＢＡｓＳＧ）１０４を例えばＬＰＣＶＤ法により１０
０ｎｍ堆積する。

【００７１】続いて図７（ｃ）に示される工程を行う。
すなわち例えば１０００℃、１５秒の熱工程を加えるこ
とによりＢＡｓＳＧ１０４からＢ１０５及びＡｓ１０６
をチャネル領域に拡散させる。然る後に例えば希弗酸処
理を施すことにより前記ＢＡｓＳＧ１０４を剥離する。

【００７２】次に図７（ｄ）に示す工程を行う。すなわ
ち例えば７５０℃の１０％ＨＣｌ酸素雰囲気でシリコン
基板１０１の表面を酸化することにより厚さ４ｎｍの酸
化膜１０７を形成する。そして図８（ａ）に示すように
シリコン酸化膜１０７の上に例えばＢイオンを２０ｍｏ
ｌ％含有する厚さ２００ｎｍの多結晶シリコン膜１０８
をＬＰＣＶＤ法により堆積する。

【００７３】続いて図８（ｂ）に示す工程を行う。すな
わち例えばＲＩＥ法により多結晶シリコン膜１０８をパ
ターニングしてゲート電極１０９を形成する。

【００７４】次に図８（ｃ）に示すように半導体基板１
０１に例えばＡｓイオンを２０ｋｅＶ、２．０×１０¹⁴
cm^-2で注入し、比較的低濃度の不純物領域１１０を形成
する。

【００７５】そして図８（ｄ）に示すように先ず例えば
ＬＰＣＶＤ法により例えばシリコン窒化膜を１００ｎｍ
堆積し、その後例えばＲＩＥ法によりパターニングする
ことにより側壁１１１を形成する。なお、シリコン窒化
膜の代わりにシリコン酸化膜等を用いても良い。

【００７６】次に図９（ａ）に示すように半導体基板１
０１にＮ型不純物例えばＡｓイオンを５０ｋｅＶ、５．
０×１０¹⁵cm^-2で注入し、比較的高濃度の不純物領域１
１２を形成する。

【００７７】続いて図９（ｂ）に示すように層間膜とし
て例えばＣＶＤ法でシリコン酸化膜１１３を例えば５０
０ｎｍ堆積させる。そして熱工程を加えることにより、
注入したＡｓイオンを活性化させて、ソース及びドレイ
ン１１４を形成する。

【００７８】以後は、従来例の半導体装置の製造と同様
に、配線工程等を行って半導体装置を構成する。以上述
べたように本実施例によれば、ＢＡｓＳＧを拡散源に用
いて不純物注入を行わせるので、濃くかつ浅く不純物の
注入されたチャネルを形成することが可能となり、これ
により短チャネル効果を抑制でき、高性能の微細電界効
果型トランジスタを得ることができる。

【００７９】なお、上記実施例においてはＢＡｓＳＧを
用いたが、必ずしもＢＡｓＳＧではなく例えばＢＰＳＧ
等、他のＮ型不純物及びＰ型不純物をドープしたシリケ
ートガラスを用いても同様の効果が得られることは言う
までもない。

【００８０】また、上記実施例においてはＮチャネル埋
め込みチャネル型電界効果型トランジスタの製造の実施
例のみを記したが、Ｐチャネル埋め込みチャネル型電界
効果型トランジスタの製造も、上述の実施例において、
ＢＡｓＳＧの代わりに然るべき量のＮ型不純物及びＰ型
不純物をドープしたシリケートガラスを用い、且つウェ
ル及びソース及びドレインの形成においてＮ型不純物と
Ｐ型不純物とが逆になり、且つＢイオンを含有する多結
晶シリコンの代わりに例えばＡｓイオンを含有する多結
晶シリコンを使用する他は、Ｎチャネル埋め込みチャネ
ル型電界効果型トランジスタの製造の実施例と同様に遂
行することができ、Ｐチャネル埋め込みチャネル型電界
効果型トランジスタにおいてもＮチャネル埋め込みチャ
ネル型電界効果型トランジスタと同様の効果が得られる
ことは言うまでもない。

【００８１】次に、第３の発明による半導体装置の製造
方法の一実施例を図１０を参照して説明する。まず図１
０（ａ）に示すようにシリコン基板２０１上にフィール
ド酸化膜による素子分離領域２０２を形成する。次に図
１０（ｂ）に示すように素子領域上の基板表面を露出さ
せ、基板２０１上にＰ型不純物を含んだシリケートガラ
ス２０３を、不純物を充分に供給できる程度の厚さだけ
堆積させる。その後、図１０（ｃ）に示すように、シリ
ケートガラス２０３を通して、Ｎ型不純物、例えばＰを
チャネルイオン注入（１４０ｋｅＶ、４．０×１０¹²）
することにより、Ｎ型チャネル不純物層２０５を形成す
る。

【００８２】そして、図１０（ｄ）に示すように熱処理
を行うことによって、シリケートガラス２０３からのＰ
型不純物を、熱拡散によって素子領域上に注入し、濃く
且つ浅い逆導電型の不純物層２０６（カウンタードープ
層）を形成したところである。この時熱拡散工程として
は、急峻な不純物分布を実現するために、例えばＲＴＡ
（rapid thermal annealing)等の１０００℃、３秒程度
の短時間の熱処理工程を用いる必要がある。この時予想
される図１０（ｄ）に示す断面Ｘ−Ｘ′の位置での深さ
方向の不純物分布を図１１に示す。図１１からわかるよ
うに、ＲＴＡによる熱拡散からの不純物注入（図１１の
グラフｇ₁）はイオン注入（図１１のグラフｇ₂）に比
べて急峻な不純物分布を形成できるので、浅い埋め込み
チャネルの作製が可能となる。

【００８３】最後に、図１０（ｅ）に示すように、シリ
ケートガラス２０３を剥離した後、ゲート酸化膜２０
７、ポリシリコン層２０８を積層し、パターニングする
ことによってゲート電極を形成し、このゲート電極に側
壁を形成する。その後は、従来と同様に、ソース・ドレ
インおよび配線の引き出しを行う。

【００８４】以上述べたように本実施例によれば、浅く
てかつ高濃度のカウンタードープ層を形成することが可
能となり、短チャネル効果を抑制できるとともに電流駆
動力の大きいＭＯＳ型電界効果トランジスタを製造する
ことができる。

【００８５】また、素子分離領域形成後からゲート部形
成の間の酸化膜剥離の回数を抑えることができるので、
フィールド酸化膜の後退による素子特性の劣化を招くこ
とが少ない。

【００８６】なお、上記実施例においては、シリケート
ガラス２０３は、トランジスタの特性や用途によって
は、剥離せずにそのままゲート酸化膜の代替として用い
て、ゲート領域を形成することも可能である。

【００８７】ここでは逆導電型のイオンのみ注入したが
要求される不純物分布によっては同一導電型の不純物も
注入することができる。

【００８８】次に第４の発明による半導体装置の製造方
法の第１の実施例を図２０を参照して説明する。まず図
２０（ａ）に示すようにシリコン基板３０１上に素子分
離領域３０２及びＮウェル領域３０３を形成する。次に
図２０（ｂ）に示すように基板全面に膜厚１０ｎｍ程度
の酸化膜３０４を形成した後、この酸化膜３０４を介し
て基板全面にＡｓイオンを１４０ｋｅＶ、７．０×１０
¹²cm^-2で注入してＮ型不純物層３０５を形成する。この
時、Ｎ型不純物層３０５のＡｓ濃度は１×１０¹⁸cm^-3で
ある。

【００８９】次に図２０（ｃ）に示すように、酸化膜３
０４を除去した後、希弗酸処理に続いて例えばボロン濃
度が５×１０²¹cm^-3となるようにボロンをドープしたシ
リケートガラス（以下、ＢＳＧという）膜３０６を膜厚
１００ｎｍ程度堆積する。続いて、図２０（ｂ）に示す
ように所定の熱処理を行うことによりＢＳＧ膜３０６か
らの固相拡散によりボロン拡散層（カウンタドープ層）
３０７を形成する。我々の行ったデバイスシミュレーシ
ョンの結果（ゲート長が０．１５μｍと０．４０μｍの
場合）によると、図２１に示すようにゲート長によらず
カウンタドープ層３０７の深さが１０ｎｍ以上となると
短チャネル効果に伴うＳ−ファクターの急激な増大が現
われる。このことから短チャネル効果を避けるためには
カウンタドープ層３０７の接合深さを１０ｎｍ以下にす
る必要があることになる。カウンタドープ層３０７の接
合深さが約１０ｎｍとなる熱処理条件を見出すために熱
処理条件を変えた場合に各々形成されるボロン拡散層
（カウンタドープ層）３０７の二次イオン質量分析（Ｓ
ＩＭＳ分析）の結果を図２２に示す。この図２２から分
かるように、９５０℃、３秒の熱処理を行った場合の固
相拡散によるボロン拡散はその表面濃度が５．０Ｅ１８
cm^-3であってＮ型不純物層３０５（Ｎ型不純物の濃度は
１．０×１０¹⁸cm^-3であり、図２２において破線で示
す）との接合深さは１０ｎｍであり、所望の濃度でかつ
所望の接合深さの拡散層となる。又、このボロン拡散層
はチャネル形成後の素子製造工程における全ての熱工程
を経ても変化しないことが図２３に示す実験結果から分
かる。以上のシミュレーション及び実験結果から、固相
拡散のための熱処理条件を９５０℃、３秒とした。

【００９０】上述のようにしてボロン拡散層３０７を形
成した後、図２０（ｅ）に示すようにＢＳＧ膜３０６を
除去し、続いて基板表面を酸化することにより例えば膜
厚３ｎｍのゲート酸化膜３０８を形成する。その後、ポ
リシリコン層を積層し、パターニングすることによって
ゲート電極３０９を形成し、続いてこのゲート電極３０
９に側壁３１０を形成する。その後は従来の場合と同様
にソース・ドレインを形成し、配線の引出しを行う。

【００９１】以上述べたように、本実施例の製造方法に
よって製造された半導体装置の短チャネル効果は、イオ
ン注入による従来のカウンタドープ層形成技術のものと
比較すると、図２４に示すように本実施例の方がしきい
値電圧シフトのゲート長依存性が僅かであることから、
大幅に改善されている。また、電流駆動力については図
２５に示すように本実施例の製造方法によって製造され
た半導体装置の相互コンダクタンスが従来の製造方法に
よって製造された表面チャネル型トランジスタの相互コ
ンダクタンスの１．７倍（最大値での比較）となってお
り、本実施例の方が高駆動力となっていることがわか
る。

【００９２】なお、上記実施例においてはＰチャネル埋
め込みチャネル型電界効果型トランジスタの製造の実施
例のみを記したが、Ｎチャネル埋め込みチャネル型電界
効果型トランジスタの製造も、上述の実施例において、
ＢＳＧ膜の代わりに然るべき量のＮ型不純物をドープし
たシリケートガラス（例えばリンをドープしたシリケー
トガラス、もしくは砒素をドープしたシリケートガラ
ス）を用い、且つウェル及びソース・ドレインの形成に
おいてＮ型不純物とＰ型不純物とが逆になる他は、Ｐチ
ャネル埋め込みチャネル型電界効果型トランジスタの実
施例と同様に遂行することができ、Ｎチャネル埋め込み
チャネル型電界効果型トランジスタにおいてもＰチャネ
ル埋め込みチャネル型電界効果型トランジスタと同様の
効果が得られることは言うまでもない。

【００９３】次に、第４の発明による半導体装置の第２
の実施例を図２６を参照して説明する。まず、図２６
（ａ）に示すようにシリン基板４０１上にフィールド酸
化膜による素子分離領域４０２、Ｎウェル領域４０３、
及びＰウェル領域４０４を形成する。次に図２６（ｂ）
に示すように基板全面に膜厚２０ｎｍ程度の酸化膜４０
５を形成し、フォトリソグラフィ技術を用いてＰ−ＭＯ
Ｓ領域にレジスト（図示せず）によるマスクを形成し、
Ｂイオンを２０ｋｅＶ、７．０×１０¹²cm^-2で注入し、
Ｐ型不純物層４０６を形成する。その後レジストによる
マスクを剥離した後、フォトリソグラフィ技術を用いて
Ｎ−ＭＯＳ領域にレジストによるマスク４０７を形成
し、基板全面にＡｓイオンを１４０ｋｅＶ、７．０×１
０¹²cm^-2で注入し、Ｎ型不純物層４０８を形成する。

【００９４】次に図２６（ｃ）に示すように、Ｎ−ＭＯ
Ｓ領域にレジストによるマスク４０７を残したまま、希
弗酸処理を行いＰ−ＭＯＳ領域上の酸化膜４０５を除去
した後、マスク４０７を剥離する。その後ＢＳＧ膜（ボ
ロン濃度：５×１０²¹cm^-3）４０９を膜厚１００ｎｍ堆
積させる。このときＮ−ＭＯＳ領域は酸化膜４０６を介
してＢＳＧ膜４０９が堆積されている。次に図２６
（ｄ）に示すように９５０℃、３秒の熱処理を行うこと
によりＰ−ＭＯＳ領域にＰ型不純物層４１０（カウンタ
ードープ層）を形成する。このときＮ−ＭＯＳ領域は酸
化膜４０４を介してＢＳＧ膜４０９が堆積されているた
め、Ｎ−ＭＯＳ領域の基板内部へはボロンは拡散され
ず、Ｐ型不純物層は形成されない。

【００９５】最後に図２６（ｅ）に示すように、ＢＳＧ
膜４０９を除去した後、基板表面を酸化することにより
ゲート酸化膜４１１を膜厚３ｎｍ形成し、さらにチタン
ナイトライド膜４１２を積層し、パターニングすること
によってゲート電極を形成し、このゲート電極側壁４１
５を形成する。その後は従来と同様にソース・ドレイン
及び配線の引き出しを行う。

【００９６】この実施例も第１の実施例と同様の効果を
有することは言うまでもない。また、上記相補型トラン
ジスタの実施例においてはＮ−ＭＯＳが表面チャネル型
電界効果型トランジスタ、Ｐ−ＭＯＳが埋め込みチャネ
ル型電界効果型トランジスタの製造の実施例を記した
が、Ｐ−ＭＯＳが表面チャネル型電界効果型トランジス
タ、Ｎ−ＭＯＳが埋め込みチャネル型電界効果型トラン
ジスタの相補型トランジスタ製造も同様にして行うこと
ができる。この場合上述の実施例において、ＢＳＧ膜の
代わりに然るべき量のＮ型不純物をドープしたシリケー
トガラス（例えばリンをドープしたシリケートガラス、
もしくは砒素をドープしたシリケートガラス）を用い、
ウェル及びソース及びドレインの形成においてＮ型不純
物とＰ型不純物とを逆にし、且つチャネルイオン注入に
おけるフォトリソグラフィのＮ−ＭＯＳ領域をマスク
し、イオン注入を行う工程と、Ｐ−ＭＯＳ領域をマスク
し、イオン注入を行う工程の順序が逆になる他は、Ｎ−
ＭＯＳが表面チャネル型電界効果型トランジスタ、Ｐ−
ＭＯＳが埋め込みチャネル型電界効果型トランジスタで
ある相補型トランジスタの製造の場合と同様に遂行する
ことができ、Ｎ−ＭＯＳは表面チャネル型電界効果型ト
ランジスタ、Ｐ−ＭＯＳは埋め込みチャネル型電界効果
型トランジスタ相補型トランジスタと同様の効果が得ら
れることは言うまでもない。

【００９７】なお、上記実施例においては、ゲート電極
４１２はチタンナイトライド膜を用いて形成したが、そ
のフェルミ・エネルギがシリコンの真性フェルミ・エネ
ルギに近い値を有する材料、もしくは不純物がドープさ
れるか又はイオン注入されたポリシリコンを用いて形成
しても同様の効果が得られることは言うまでもない。こ
の場合更にしきい値電圧を最適化できるという効果を有
する。

【００９８】次に第４の発明による半導体装置の第３の
実施例図２７を参照して説明する。まず、図２７（ａ）
に示すようにシリコン基板５０１上にフィールド酸化膜
による素子分離領域５０２、Ｎウェル領域５０３、Ｐウ
ェル領域５０４を形成する。次に図２７（ｂ）に示すよ
うに基板全面に膜厚２０ｎｍ程度の酸化膜５０５を形
成、フォトリソグラフィ技術を用いてＰ−ＭＯＳ領域に
レジストによるマスク（図示せず）を形成し、Ｂイオン
を２０ｋｅＶ、７．０×１０¹²cm^-2で注入し、Ｐ型不純
物層５０６を形成する。続いてレジストによるマスクを
剥離した後、フォトリソグラフィ技術を用いてＮ−ＭＯ
Ｓ領域にレジストによるマスク（図示せず）を形成し、
基板全面にＡｓイオンを１４０ｋｅＶ、７．０×１０¹²
cm^-2で注入し、Ｎ型不純物層５０７を形成した後、レシ
ズトによるマスクを剥離する。

【００９９】次に図２７（ｃ）に示す様に、希弗酸処理
を行い、酸化膜５０５を除去した後、（ＢＳＧ膜（ボロ
ン濃度：５×１０²¹cm^-3）５０８を膜厚１００ｎｍ堆積
させる。フォトリソグラフィ技術を用いてＰ−ＭＯＳ領
域にレジストによるマスク５０９を形成し、希弗酸処理
を行いＢＳＧ膜５０８を除去する。このときＰ−ＭＯＳ
領域上にはＢＳＧ膜５０８が堆積されているが、Ｎ−Ｍ
ＯＳ領域上のＢＳＧ膜５０８は除去されている。次に図
２７（ｄ）に示すように９５０℃、３秒の熱処理を行う
ことによりＰ−ＭＯＳ領域にＰ型不純物層５１０（カウ
ンタードープ層）を形成する。このときＮ−ＭＯＳ領域
はＢＳＧ膜が除去されているため、Ｎ−ＭＯＳ領域には
Ｐ型不純物層は形成されない。

【０１００】最後に図２７（ｅ）に示すように、ＢＳＧ
膜５０８を除去した後、基板表面を酸化することにより
ゲート酸化膜３ｎｍ形成し、さらにリンをドープしたポ
リシリコン膜５１２を積層し、パターニングすることに
よってゲート電極を形成し、このゲート電極に側壁５１
３を形成する。その後は従来と同様にソース・ドレイン
及び配線の引き出しを行う。

【０１０１】以上述べたことからこの第３の実施例も第
１の実施例と同様の効果を有することは言うまでもな
い。

【０１０２】また、上記実施例においてはＮ−ＭＯＳが
表面チャネル型電界効果型トランジスタ、Ｐ−ＭＯＳが
埋め込みチャネル型電界効果型トランジスタの製造の場
合について説明したが、Ｐ−ＭＯＳが表面チャネル型電
界効果型トランジスタ、Ｎ−ＭＯＳが埋め込みチャネル
型電界効果型トランジスタである相補型トランジスタの
製造も同様にして行うことができる。この場合上述の実
施例において、ＢＳＧ膜の代わりに然るべき量のＮ型不
純物をドープしたシリケートガラス（例えばリンをドー
プしたシリケートガラス、もしくは砒素をドープしたシ
リケートガラス）を用い、ウェル及びソース及びドレイ
ンの形成においてＮ型不純物とＰ型不純物とを逆にし、
且つフォトリソグラフィのＰ−ＭＯＳ領域をマスクする
工程がＮ−ＭＯＳ領域をマスクする工程のＢＳＧ膜５０
８を除去するときとなる他は、本実施例と同様に遂行す
ることができ、本実施例の場合と同様の効果を得ること
ができる。

【０１０３】なお、上記実施例においては、ゲート電極
５１２の形成にリンをドープしたポリシリコンを用いた
がボロンがドープされたもしくはイオン注入されたポリ
シリコンを用いても良いことは言うまでもない。また第
２の実施例と同様にチタンナイトライド膜、もしくはそ
の他のフェルミ・エネルギがシリコンの真性フェルミ・
エネルギに近い値を有する材料を用いてもよいことは言
うまでもない。

【０１０４】

【発明の効果】以上述べたように、第１の発明によれ
ば、キャリアの移動度の低下を可及的に抑えることがで
きるとともに短チャネル効果を抑制することのできる半
導体装置を得ることができる。

【０１０５】又、第２の発明によれば、短チャネル効果
の抑制された高性能の半導体装置を得ることができる。

【０１０６】又、第３の発明によれば、短チャネル効果
を抑制するとともに、電流駆動力に優れた半導体装置を
得ることができる。

【０１０７】又、第４の発明によれば、短チャネル効果
を制御するとともに、電流駆動力に優れた半導体装置を
得ることができる。

【図面の簡単な説明】

【図１】第１の発明の第１の実施例の製造工程を示す断
面図。

【図２】第１の発明の第１の実施例の製造工程を示す断
面図。

【図３】第１の実施例の効果を説明するグラフ。

【図４】第１の発明の第２の実施例の製造工程を示す断
面図。

【図５】第１の発明の第２の実施例の製造工程を示す断
面図。

【図６】第２の発明によって製造される半導体装置の断
面図。

【図７】第２の発明の一実施例の製造工程を示す断面
図。

【図８】第２の発明の一実施例の製造工程を示す断面
図。

【図９】第２の発明の一実施例の製造工程を示す断面
図。

【図１０】第３の発明の一実施例の製造工程を示す断面
図。

【図１１】第３の発明の効果を説明するグラフ。

【図１２】従来の製造方法の製造工程断面図。

【図１３】従来の製造方法の製造工程断面図。

【図１４】従来の製造方法の製造工程断面図。

【図１５】従来の製造方法の問題点を説明するグラフ。

【図１６】従来の他の製造方法の製造工程断面図。

【図１７】従来の他の製造方法の製造工程断面図。

【図１８】従来の他の製造方法の製造工程断面図。

【図１９】従来の更に他の製造方法の製造工程断面図。

【図２０】第４の発明の第１の実施例の製造工程を示す
断面図。

【図２１】第４の発明についてのデバイスシミュレーシ
ョンによるＳ−ファクターのカウンタードープ層の接合
深さ依存性を説明するグラフ。

【図２２】熱処理条件の違いによるボロンの深さ方向の
分布を示すグラフ。

【図２３】固相拡散直後の製造工程終了後の場合のボロ
ンの深さ方向の分布を示すグラフ。

【図２４】第４の発明の効果を示すしきい値電圧シフト
のゲート長依存性を示すグラフ。

【図２５】第４の発明の効果を示す相互コンダクタンス
のゲート長依存性を示すグラフ。

【図２６】第４の発明の第２の実施例の製造工程を示す
断面図。

【図２７】第４の発明の第３の実施例の製造工程を示す
断面図。

【符号の説明】

１半導体基板２，１０２Ｐウェル３Ｎウェル４素子分離５ＢＳＧ層６Ｐ型不純物層７レジスト層８，１６シリコンエピタキシャル層９，１７，１０７，２０７ゲート酸化膜１０Ａｓをドープした多結晶シリコン１１レジスト１２，１０９ゲート電極１３酸化膜１４Ｎ型不純物層１５レジスト１８Ｂをドープした多結晶シリコン膜１０１，２０１シリコン基板１０３，２０２素子分離領域１０４，２０３シリケートガラス１０５Ｂによる不純物層１０６Ａｓによる不純物層１０８多結晶シリコン１１０，１１２不純物領域１１１側壁１１３シリコン酸化膜１１４ソース及びドレイン２０５チャネル不純物層２０６不純物層２０８多結晶シリコン層３０１半導体基板３０２素子分離領域３０３Ｎウェル３０４酸化膜３０５Ｎ型不純物層３０６ＢＳＧ層３０７Ｂによる不純物層３０８ゲート酸化膜３０９多結晶シリコン４０１半導体基板４０２素子分離領域４０３Ｎウェル４０４Ｐウェル４０５酸化膜４０６Ｐ型不純物層４０７レジスト層４０８Ｎ型不純物層４０９ＢＳＧ層４１０Ｂによる不純物層４１１ゲート酸化膜４１２チタンナイトライド５０１半導体基板５０２素子分離領域５０３Ｎウェル５０４Ｐウェル５０５酸化膜５０６Ｐ型不純物層５０７Ｎ型不純物層５０９ＢＳＧ層５１０Ｂによる不純物層５１１ゲート酸化膜５１２ボロンをドープしたポリシリコン膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者斎藤雅伸神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者吉富崇神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (72)発明者岩井洋神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (56)参考文献特開昭64−42854（ＪＰ，Ａ) 特開平４−179160（ＪＰ，Ａ) 特開平２−188914（ＪＰ，Ａ) 特開昭61−156858（ＪＰ，Ａ) 特開昭56−150853（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上の所定の位置にＮ−ＭＯＳお
よびＰ−ＭＯＳのうちの少なくとも一方のウェルを形成
する工程と、素子分離領域を形成する工程と、前記ウェ
ルの素子領域にしきい値を制御するための不純物を導入
する工程と、前記Ｎ−ＭＯＳおよびＰ−ＭＯＳの一方の
素子領域をマスクしマスクされていない素子領域に選択
的にシリコンをエピタキシャル成長させる工程と、前記
マスクを除去した後、前記Ｎ−ＭＯＳおよびＰ−ＭＯＳ
の素子領域上にゲート酸化膜および多結晶膜を積層し、
パターニングすることによってゲート電極を形成する工
程と、を備えていることを特徴とする半導体装置の製造
方法。
【請求項２】半導体基板のチャネル形成予定領域に、Ｎ
型不純物およびＰ型不純物がドープされたシリケートガ
ラスを堆積する工程と、熱処理を行うことによって前記
シリケートガラスからＮ型不純物およびＰ型不純物を前
記チャネル形成予定領域に拡散させる工程と、を備えて
いることを特徴とする半導体装置の製造方法。
【請求項３】半導体基板の素子形成予定領域に第１導電
型の不純物を含むシリケートガラスを堆積する工程と、
前記シリケートガラスを介して第２導電型の不純物をイ
オン注入することによって素子形成予定領域に第１の不
純物を形成する工程と、熱処理を行うことによって、前
記シリケートガラス内の第１導電型の不純物層を、前記
第１の不純物層に固相拡散させることによって比較的浅
い第２の不純物層を形成する工程と、を備えていること
を特徴とする半導体装置の製造方法。
【請求項４】半導体基板のチャネル形成予定領域に第１
導電型あるいは第２導電型不純物がドープされたシリケ
ートガラスを堆積する工程と、所定の熱処理を行うこと
によって前記シリケートガラスから前記ドープされた不
純物を前記チャネル形成予定領域に拡散させてカウンタ
ドープ層を形成する工程と、を備えていることを特徴と
する半導体装置の製造方法。