JPH06120832A - ディジタル−アナログ変換器 - Google Patents
ディジタル−アナログ変換器Info
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- JPH06120832A JPH06120832A JP26695292A JP26695292A JPH06120832A JP H06120832 A JPH06120832 A JP H06120832A JP 26695292 A JP26695292 A JP 26695292A JP 26695292 A JP26695292 A JP 26695292A JP H06120832 A JPH06120832 A JP H06120832A
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Abstract
(57)【要約】
【目的】抵抗ストリング方式のD/A変換器において抵
抗数とスイッチ数を減少させチップ面積を縮小させると
ともに、高精度のD/A変換を実現することにある。 【構成】上位Mビットを変換する第1のD/A変換部5
と、下位Nビットを変換する第2のD/A変換部6とを
備える。第1のD/A変換部5は2M 個の抵抗Rとスイ
ッチS1 〜S19で構成され、第2のD/A変換部6は第
1のD/A変換部5の単位抵抗Rを2N 個に分割した抵
抗R/4とそれぞれのタップに接続した2N 個のスイッ
チS20〜S23で構成される。この第1のD/A変換部5
の出力はスイッチ12を介して容量素子7に充電保持
し、第2のD/A変換部6の出力結果と容量素子7に保
持した第1の/A変換部5の出力を重畳し、バッファ増
幅器8より出力する。
抗数とスイッチ数を減少させチップ面積を縮小させると
ともに、高精度のD/A変換を実現することにある。 【構成】上位Mビットを変換する第1のD/A変換部5
と、下位Nビットを変換する第2のD/A変換部6とを
備える。第1のD/A変換部5は2M 個の抵抗Rとスイ
ッチS1 〜S19で構成され、第2のD/A変換部6は第
1のD/A変換部5の単位抵抗Rを2N 個に分割した抵
抗R/4とそれぞれのタップに接続した2N 個のスイッ
チS20〜S23で構成される。この第1のD/A変換部5
の出力はスイッチ12を介して容量素子7に充電保持
し、第2のD/A変換部6の出力結果と容量素子7に保
持した第1の/A変換部5の出力を重畳し、バッファ増
幅器8より出力する。
Description
【0001】
【産業上の利用分野】本発明はディジタル−アナログ変
換器に関し、特に抵抗ストリング方式のディジタル−ア
ナログ変換器(以下、D/A変換器と称す)に関する。
換器に関し、特に抵抗ストリング方式のディジタル−ア
ナログ変換器(以下、D/A変換器と称す)に関する。
【0002】
【従来の技術】従来、モノリシック化に適したD/A変
換器としては、抵抗ストリング方式のD/A変換器が広
く知られている。この方式のD/A変換器の特徴は、構
成が簡単であり、しかも単調増加性を確保し易い点に有
る。
換器としては、抵抗ストリング方式のD/A変換器が広
く知られている。この方式のD/A変換器の特徴は、構
成が簡単であり、しかも単調増加性を確保し易い点に有
る。
【0003】図4はかかる従来の一例を示すD/A変換
器の構成図である。図4に示すように、このD/A変換
器は、D0 〜DN-1 のディジタル入力端子1と、これら
入力端子1からのデータをデータラッチ信号端子2のラ
ッチ信号に基づきデコードするデコート回路3と、2N
個の単位抵抗およびデコード回路3の出力により動作す
るトリー状のスイッチを備えたD/A変換部5aと、こ
のD/A変換部5aの出力を入力するバッファ増幅器8
とを有する。これら2N 個の単位抵抗(R)は高位基準
電圧(VREF )端子9と低位電圧(GND)端子10と
の間に直列に接続され、またバッファ増幅器8の出力は
反転入力端子にフィードバックされる。
器の構成図である。図4に示すように、このD/A変換
器は、D0 〜DN-1 のディジタル入力端子1と、これら
入力端子1からのデータをデータラッチ信号端子2のラ
ッチ信号に基づきデコードするデコート回路3と、2N
個の単位抵抗およびデコード回路3の出力により動作す
るトリー状のスイッチを備えたD/A変換部5aと、こ
のD/A変換部5aの出力を入力するバッファ増幅器8
とを有する。これら2N 個の単位抵抗(R)は高位基準
電圧(VREF )端子9と低位電圧(GND)端子10と
の間に直列に接続され、またバッファ増幅器8の出力は
反転入力端子にフィードバックされる。
【0004】かかるD/A変換器を8ビットとすると、
28 =256個の単位抵抗を直列に接続し、各タップの
電圧を選択する510個のスイッチによって構成される
ことになる。
28 =256個の単位抵抗を直列に接続し、各タップの
電圧を選択する510個のスイッチによって構成される
ことになる。
【0005】図5は従来の他の例を示すD/A変換器の
構成図である。図5に示すように、かかるD/A変換器
は前述した一例と同様にディジタル入力端子1とデコー
ド回路3を有し、D/A変換部5bの構成を変えたもの
である。これによれば、スイッチ数を約半分に減らすこ
とができる。すなわち、単位抵抗(R)を直列接続した
抵抗ストリングと各タップの電圧を選択するスイッチは
マトリクス状に配置される。入力端子1からのディジタ
ル入力信号に応じデーコード回路3よりスイッチ選択信
号が発生し、所望のタップが選択される。
構成図である。図5に示すように、かかるD/A変換器
は前述した一例と同様にディジタル入力端子1とデコー
ド回路3を有し、D/A変換部5bの構成を変えたもの
である。これによれば、スイッチ数を約半分に減らすこ
とができる。すなわち、単位抵抗(R)を直列接続した
抵抗ストリングと各タップの電圧を選択するスイッチは
マトリクス状に配置される。入力端子1からのディジタ
ル入力信号に応じデーコード回路3よりスイッチ選択信
号が発生し、所望のタップが選択される。
【0006】
【発明が解決しようとする課題】上述した従来でのD/
A変換器は、スイッチ数を減らすことは出来るが、単位
抵抗の数を減少されることはできないという欠点があ
る。すなわち、従来のD/A変換器は、NビットのD/
A変換を行う場合、2N 個の単位抵抗を必要とし、同数
のタップを選択するためのスイッチを必要とする。この
ことは、ビット数の増加に伴ない、チップ面積が大幅に
増加し、変換精度を引き上げるのが困難になる。
A変換器は、スイッチ数を減らすことは出来るが、単位
抵抗の数を減少されることはできないという欠点があ
る。すなわち、従来のD/A変換器は、NビットのD/
A変換を行う場合、2N 個の単位抵抗を必要とし、同数
のタップを選択するためのスイッチを必要とする。この
ことは、ビット数の増加に伴ない、チップ面積が大幅に
増加し、変換精度を引き上げるのが困難になる。
【0007】本発明の目的は、かかる単位抵抗およびス
イッチの数を減少させてチップ面積を小さくするととも
に、高精度なD/A変換を実現することのできるD/A
変換器を提供することにある。
イッチの数を減少させてチップ面積を小さくするととも
に、高精度なD/A変換を実現することのできるD/A
変換器を提供することにある。
【0008】
【課題を解決するための手段】本発明のD/A変換器
は、単位抵抗を直列に接続した第1の抵抗列及び前記第
1の抵抗列の各タップを選択して第1のアナログ出力電
圧を発生するための複数個の第1のスイッチ手段を備え
た第1のディジタル−アナログ変換部と、前記第1の抵
抗列の下位電源端子に隣接する単位抵抗をさらに分割し
た第2の抵抗列及び前記第2の抵抗列の各タップを選択
して第2のアナログ出力電圧を得るための複数個の第2
のスイッチ手段を備えた第2のディジタル−アナログ変
換部と、前記第1のディジタル−アナログ変換部のアナ
ログ出力電圧を保持する容量素子と、前記容量素子に保
持された電圧及び前記第2のディジタル−アナログ変換
部の出力電圧を重畳したアナログ電圧を出力する利得1
のバッファ増幅器とを備え、上位ビット及び下位ビット
はそれぞれ前記第1および第2のディジタル−アナログ
変換部により変換するように構成される。
は、単位抵抗を直列に接続した第1の抵抗列及び前記第
1の抵抗列の各タップを選択して第1のアナログ出力電
圧を発生するための複数個の第1のスイッチ手段を備え
た第1のディジタル−アナログ変換部と、前記第1の抵
抗列の下位電源端子に隣接する単位抵抗をさらに分割し
た第2の抵抗列及び前記第2の抵抗列の各タップを選択
して第2のアナログ出力電圧を得るための複数個の第2
のスイッチ手段を備えた第2のディジタル−アナログ変
換部と、前記第1のディジタル−アナログ変換部のアナ
ログ出力電圧を保持する容量素子と、前記容量素子に保
持された電圧及び前記第2のディジタル−アナログ変換
部の出力電圧を重畳したアナログ電圧を出力する利得1
のバッファ増幅器とを備え、上位ビット及び下位ビット
はそれぞれ前記第1および第2のディジタル−アナログ
変換部により変換するように構成される。
【0009】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の一実施例を示すD/A変換
器の回路図である。図1に示すように、本実施例は単位
抵抗Rを直列に接続した第1の抵抗列及びこの第1の抵
抗列の各タップを選択し且つ第1のアナログ出力電圧V
01を発生するための複数個の第1のスイッチ手段とし
てのスイッチS1 〜S19を備えた第1のD/A変換部5
と、前記第1の抵抗列の下位電源端子に隣接する単位抵
抗Rをさらに分割した第2の抵抗列およびこの第2の抵
抗列の各タップを選択し且つ第2のアナログ出力電圧V
02を得るための複数個の第2のスイッチ手段としての
スイッチS20〜S23を備えた第2のD/A変換部6とを
有する。また、本実施例はこれら2つのD/A変換部
5,6の他に、これら2つのD/A変換部5,6を制御
するためのディジタル入力端子(D0 〜D5 )1と、そ
れぞれを別々に駆動する第1のデコード回路3および第
2のデコード回路4と、第1のD/A変換部5のアナロ
グ出力電圧V01を保持する容量素子7と、この容量素
子7に保持された電圧と第2のD/A変換部6の出力電
圧を重畳したアナログ電圧V01+V02を出力する利
得1のバッファ増幅器8とを備えている。これらによ
り、上位ビットD0 〜D3 は第1のD/A変換部5によ
り変換し、下位ビットD4 ,D5 は第2のD/A変換部
6により変換する。
て説明する。図1は本発明の一実施例を示すD/A変換
器の回路図である。図1に示すように、本実施例は単位
抵抗Rを直列に接続した第1の抵抗列及びこの第1の抵
抗列の各タップを選択し且つ第1のアナログ出力電圧V
01を発生するための複数個の第1のスイッチ手段とし
てのスイッチS1 〜S19を備えた第1のD/A変換部5
と、前記第1の抵抗列の下位電源端子に隣接する単位抵
抗Rをさらに分割した第2の抵抗列およびこの第2の抵
抗列の各タップを選択し且つ第2のアナログ出力電圧V
02を得るための複数個の第2のスイッチ手段としての
スイッチS20〜S23を備えた第2のD/A変換部6とを
有する。また、本実施例はこれら2つのD/A変換部
5,6の他に、これら2つのD/A変換部5,6を制御
するためのディジタル入力端子(D0 〜D5 )1と、そ
れぞれを別々に駆動する第1のデコード回路3および第
2のデコード回路4と、第1のD/A変換部5のアナロ
グ出力電圧V01を保持する容量素子7と、この容量素
子7に保持された電圧と第2のD/A変換部6の出力電
圧を重畳したアナログ電圧V01+V02を出力する利
得1のバッファ増幅器8とを備えている。これらによ
り、上位ビットD0 〜D3 は第1のD/A変換部5によ
り変換し、下位ビットD4 ,D5 は第2のD/A変換部
6により変換する。
【0010】かかる6ビットのD/A変換器において、
上位4ビットを変換する第1のD/A変換部5と下位2
ビットを変換する第2のD/A変換部6とは、高位基準
電圧(VREF )端子9と低位基準電圧(GND)端子1
0との間に直列に接続される。また、バッファ増幅器8
の出力端子11はD/A変換器の出力端子となり、12
〜14はスイッチである。
上位4ビットを変換する第1のD/A変換部5と下位2
ビットを変換する第2のD/A変換部6とは、高位基準
電圧(VREF )端子9と低位基準電圧(GND)端子1
0との間に直列に接続される。また、バッファ増幅器8
の出力端子11はD/A変換器の出力端子となり、12
〜14はスイッチである。
【0011】図2は図1における回路動作を説明するた
めの信号およびスイッチのタイミング図である。図2に
示すように、まずディジタル入力端子1に入力される上
位ビットのディジタルデータ(D0 〜D3 )はデータラ
ッチ信号端子2からのデータラッチ信号(DL反転)の
立下りに同期して第1のデコード回路3にラッチされ
る。この第1のデコード回路3はデータをラッチすると
同時に、スイッチS1 からスイッチS19を制御するスイ
ッチ制御信号を送出する。このとき、スイッチS12及
びスイッチ13がON状態にあり且つスイッチ14がO
FF状態にあるので、容量素子7は第1のD/A変換部
5の出力電圧VO1で充電される。また、このときのバ
ッファ増幅器8のアナログ出力は容量素子7の充電とと
もにVO1にセットされる。
めの信号およびスイッチのタイミング図である。図2に
示すように、まずディジタル入力端子1に入力される上
位ビットのディジタルデータ(D0 〜D3 )はデータラ
ッチ信号端子2からのデータラッチ信号(DL反転)の
立下りに同期して第1のデコード回路3にラッチされ
る。この第1のデコード回路3はデータをラッチすると
同時に、スイッチS1 からスイッチS19を制御するスイ
ッチ制御信号を送出する。このとき、スイッチS12及
びスイッチ13がON状態にあり且つスイッチ14がO
FF状態にあるので、容量素子7は第1のD/A変換部
5の出力電圧VO1で充電される。また、このときのバ
ッファ増幅器8のアナログ出力は容量素子7の充電とと
もにVO1にセットされる。
【0012】一方、下位ビットのディジタルデータ(
D4 ,D5 )はデータラッチ信号(DL反転)の立下り
に同期して第2のデコード回路4にラッチされる。この
第2のデコード回路4はデータをラッチすると同時に、
スイッチS20からスイッチS23のいずれかのスイッチを
ONさせるように、スイッチ制御信号を送出する。その
結果、第2のD/A変換部6の出力には、ディジタル入
力データに相当するアナログ出力電圧VO2が出力され
る。
D4 ,D5 )はデータラッチ信号(DL反転)の立下り
に同期して第2のデコード回路4にラッチされる。この
第2のデコード回路4はデータをラッチすると同時に、
スイッチS20からスイッチS23のいずれかのスイッチを
ONさせるように、スイッチ制御信号を送出する。その
結果、第2のD/A変換部6の出力には、ディジタル入
力データに相当するアナログ出力電圧VO2が出力され
る。
【0013】次に、データラッチ信号(DL反転)の立
上りに同期してスイッチ12およびスイッチ13がOF
Fし、スイッチ14がオンする。これにより、容量素子
7には第1のD/A変換部5の出力電圧VO1が保持さ
れると同時に、第2のD/A変換部6の出力電圧VO2
が容量素子7の一方の電極へ直列に接続される。この結
果、容量素子7のもう一方の電極にはVO1+VO2の
電圧が発生し、この電圧はバッファ増幅器8を介して出
力端子11へ出力される。
上りに同期してスイッチ12およびスイッチ13がOF
Fし、スイッチ14がオンする。これにより、容量素子
7には第1のD/A変換部5の出力電圧VO1が保持さ
れると同時に、第2のD/A変換部6の出力電圧VO2
が容量素子7の一方の電極へ直列に接続される。この結
果、容量素子7のもう一方の電極にはVO1+VO2の
電圧が発生し、この電圧はバッファ増幅器8を介して出
力端子11へ出力される。
【0014】以上のようにして、ディジタル入力データ
(D0 〜D5 )に相当するアナログ出力電圧VO1+V
O2を出力することができる。
(D0 〜D5 )に相当するアナログ出力電圧VO1+V
O2を出力することができる。
【0015】ここで、本実施例と2つの従来例とを比較
する。まず、第1の従来例(図4)の回路によって6ビ
ットD/A変換器を構成した場合、単位抵抗が64個、
スイッチが126個必要となり、また第2の従来例(図
5)の回路によっても単位抵抗が64個、スイッチが7
2個必要である。これに対し、本実例によれば、図1か
らも明らかなように単位抵抗が16個(うち1個は単位
抵抗の4分割)、スイッチが27個で構成することがで
きる。
する。まず、第1の従来例(図4)の回路によって6ビ
ットD/A変換器を構成した場合、単位抵抗が64個、
スイッチが126個必要となり、また第2の従来例(図
5)の回路によっても単位抵抗が64個、スイッチが7
2個必要である。これに対し、本実例によれば、図1か
らも明らかなように単位抵抗が16個(うち1個は単位
抵抗の4分割)、スイッチが27個で構成することがで
きる。
【0016】図3(a),(b)はそれぞれ本発明の他
の実施例を説明するためのD/A変換器におけるバッフ
ァ増幅器周辺の回路図および信号等のタイミング図であ
る。高精度、例えば8ビット以上のD/A変換器を構成
する場合、図1の実施例はバッファ増幅器8のオフセッ
ト電圧が精度に影響してくる。例えば、基準電圧(V
REF )を5Vとした場合、8ビットのD/A変換器にお
いては、1LSB=19.5mVとなる。しかるに、M
OSプロセスで製造された差動増幅器の入力オフセット
電圧は大体10mV位であり、8ビット以上のD/A変
換器では無視できなくなる。
の実施例を説明するためのD/A変換器におけるバッフ
ァ増幅器周辺の回路図および信号等のタイミング図であ
る。高精度、例えば8ビット以上のD/A変換器を構成
する場合、図1の実施例はバッファ増幅器8のオフセッ
ト電圧が精度に影響してくる。例えば、基準電圧(V
REF )を5Vとした場合、8ビットのD/A変換器にお
いては、1LSB=19.5mVとなる。しかるに、M
OSプロセスで製造された差動増幅器の入力オフセット
電圧は大体10mV位であり、8ビット以上のD/A変
換器では無視できなくなる。
【0017】そこで、図3(a)に示すように、本実施
例はバッファ増幅器8の入力端子にオフセット電圧保持
用の容量素子23を備えている。これは第1のD/A変
換部5の出力電圧VO1を容量素子7でサンプリングし
ている間、バッファ増幅器8の入力オフセット電圧を容
量素子23でサンプリングすることにある。
例はバッファ増幅器8の入力端子にオフセット電圧保持
用の容量素子23を備えている。これは第1のD/A変
換部5の出力電圧VO1を容量素子7でサンプリングし
ている間、バッファ増幅器8の入力オフセット電圧を容
量素子23でサンプリングすることにある。
【0018】また、図3(b)に示すように、容量素子
23にサンプリングするときのスイッチ20,21はO
N、スイッチ22はOFFである。次に、スイッチ22
がONし、スイッチ20,21がOFFすると、容量素
子23がバッファ増幅器8の反転入力端子の間に接続さ
れる。これにより、バッファ増幅器8の入力オフセット
電圧を相殺することができる。すなわち、上位ビット+
下位ビットの変換結果を出力している時、バッファ増幅
器8の反転入力端子の電圧はVO1+VO2−VI0で
表わすことができる。ここに、VI0はバッファ増幅器
8の入力オフセット電圧を示す。ここで、容量素子23
にはVIOが保持されているので、出力端子11には、
VO1+VO2+VIO−VIO=VO1+VO2の
値が出力され、高精度な変換結果を得ることができる。
23にサンプリングするときのスイッチ20,21はO
N、スイッチ22はOFFである。次に、スイッチ22
がONし、スイッチ20,21がOFFすると、容量素
子23がバッファ増幅器8の反転入力端子の間に接続さ
れる。これにより、バッファ増幅器8の入力オフセット
電圧を相殺することができる。すなわち、上位ビット+
下位ビットの変換結果を出力している時、バッファ増幅
器8の反転入力端子の電圧はVO1+VO2−VI0で
表わすことができる。ここに、VI0はバッファ増幅器
8の入力オフセット電圧を示す。ここで、容量素子23
にはVIOが保持されているので、出力端子11には、
VO1+VO2+VIO−VIO=VO1+VO2の
値が出力され、高精度な変換結果を得ることができる。
【0019】
【発明の効果】以上説明したように、本発明のD/A変
換器は2つの変換部を設け、上位Mビットを第1のD/
A変換部によって変換し且つ下位Nビットを第2のD/
A変換部によって変換することにより、単位抵抗の数を
2M 個、スイッチの数をおおよそ(2M +2N )個で構
成することができ、単位抵抗およびスイッチの数を減少
させることができるという効果がある。これは従来例に
比べ、大幅に抵抗およびスイッチの数を減少させられる
ので、チップ面積も約1/2N に低減することになる。
換器は2つの変換部を設け、上位Mビットを第1のD/
A変換部によって変換し且つ下位Nビットを第2のD/
A変換部によって変換することにより、単位抵抗の数を
2M 個、スイッチの数をおおよそ(2M +2N )個で構
成することができ、単位抵抗およびスイッチの数を減少
させることができるという効果がある。これは従来例に
比べ、大幅に抵抗およびスイッチの数を減少させられる
ので、チップ面積も約1/2N に低減することになる。
【0020】さらに、本発明はバップア増幅器のオフセ
ット電圧を補償することにより、高精度なD/A変換を
達成することができるという効果がある。
ット電圧を補償することにより、高精度なD/A変換を
達成することができるという効果がある。
【図1】本発明の一実施例を示すD/A変換器の回路図
である。
である。
【図2】図1における回路動作を説明するための信号お
よびスイッチのタイミング図である。
よびスイッチのタイミング図である。
【図3】本発明の他の実施例を説明するためのD/A変
換器におけるバッファ増幅器周辺の回路および信号等の
タイミングを表わす図である。
換器におけるバッファ増幅器周辺の回路および信号等の
タイミングを表わす図である。
【図4】従来の一例を示すD/A変換器の回路図であ
る。
る。
【図5】従来の他の例を示すD/A変換器の回路図であ
る。
る。
1 ディジタル入力端子 2 データラッチ信号端子 3,4 デコード回路 5 第1のD/A変換部 6 第2のD/A変換部 7,23 容量素子 8 バッファ増幅器 9 高位基準電圧端子 10 低位基準電圧端子 11 バッファ増幅器の出力端子 12〜14,S1 〜S23 スイッチ
Claims (2)
- 【請求項1】 単位抵抗を直列に接続した第1の抵抗列
及び前記第1の抵抗列の各タップを選択して第1のアナ
ログ出力電圧を発生するための複数個の第1のスイッチ
手段を備えた第1のディジタル−アナログ変換部と、前
記第1の抵抗列の下位電源端子に隣接する単位抵抗をさ
らに分割した第2の抵抗列及び前記第2の抵抗列の各タ
ップを選択して第2のアナログ出力電圧を得るための複
数個の第2のスイッチ手段を備えた第2のディジタル−
アナログ変換部と、前記第1のディジタル−アナログ変
換部のアナログ出力電圧を保持する容量素子と、前記容
量素子に保持された電圧及び前記第2のディジタル−ア
ナログ変換部の出力電圧を重畳したアナログ電圧を出力
する利得1のバッファ増幅器とを備え、上位ビット及び
下位ビットはそれぞれ前記第1および第2のディジタル
−アナログ変換部により変換することを特徴とするディ
ジタル−アナログ変換器。 - 【請求項2】 前記バッファ増幅器の反転入力端子に別
の容量素子を接続し、前記第1のディジタル−アナログ
変換部の出力電圧をサンプリングする期間中、前記別の
容量素子に前記バッファ増幅器のオフセット電圧をサン
プリングする請求項1記載のディジタル−アナログ変換
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26695292A JPH06120832A (ja) | 1992-10-06 | 1992-10-06 | ディジタル−アナログ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26695292A JPH06120832A (ja) | 1992-10-06 | 1992-10-06 | ディジタル−アナログ変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06120832A true JPH06120832A (ja) | 1994-04-28 |
Family
ID=17437974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26695292A Pending JPH06120832A (ja) | 1992-10-06 | 1992-10-06 | ディジタル−アナログ変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06120832A (ja) |
Cited By (7)
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1992
- 1992-10-06 JP JP26695292A patent/JPH06120832A/ja active Pending
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