JPH06120832A - ディジタル−アナログ変換器 - Google Patents
ディジタル−アナログ変換器Info
- Publication number
- JPH06120832A JPH06120832A JP26695292A JP26695292A JPH06120832A JP H06120832 A JPH06120832 A JP H06120832A JP 26695292 A JP26695292 A JP 26695292A JP 26695292 A JP26695292 A JP 26695292A JP H06120832 A JPH06120832 A JP H06120832A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- digital
- analog
- voltage
- output voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】抵抗ストリング方式のＤ／Ａ変換器において抵
抗数とスイッチ数を減少させチップ面積を縮小させると
ともに、高精度のＤ／Ａ変換を実現することにある。 【構成】上位Ｍビットを変換する第１のＤ／Ａ変換部５
と、下位Ｎビットを変換する第２のＤ／Ａ変換部６とを
備える。第１のＤ／Ａ変換部５は２M 個の抵抗Ｒとスイ
ッチＳ1 〜Ｓ19で構成され、第２のＤ／Ａ変換部６は第
１のＤ／Ａ変換部５の単位抵抗Ｒを２N 個に分割した抵
抗Ｒ／４とそれぞれのタップに接続した２N 個のスイッ
チＳ20〜Ｓ23で構成される。この第１のＤ／Ａ変換部５
の出力はスイッチ１２を介して容量素子７に充電保持
し、第２のＤ／Ａ変換部６の出力結果と容量素子７に保
持した第１の／Ａ変換部５の出力を重畳し、バッファ増
幅器８より出力する。
抗数とスイッチ数を減少させチップ面積を縮小させると
ともに、高精度のＤ／Ａ変換を実現することにある。 【構成】上位Ｍビットを変換する第１のＤ／Ａ変換部５
と、下位Ｎビットを変換する第２のＤ／Ａ変換部６とを
備える。第１のＤ／Ａ変換部５は２M 個の抵抗Ｒとスイ
ッチＳ1 〜Ｓ19で構成され、第２のＤ／Ａ変換部６は第
１のＤ／Ａ変換部５の単位抵抗Ｒを２N 個に分割した抵
抗Ｒ／４とそれぞれのタップに接続した２N 個のスイッ
チＳ20〜Ｓ23で構成される。この第１のＤ／Ａ変換部５
の出力はスイッチ１２を介して容量素子７に充電保持
し、第２のＤ／Ａ変換部６の出力結果と容量素子７に保
持した第１の／Ａ変換部５の出力を重畳し、バッファ増
幅器８より出力する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル−アナログ変
換器に関し、特に抵抗ストリング方式のディジタル−ア
ナログ変換器（以下、Ｄ／Ａ変換器と称す）に関する。
換器に関し、特に抵抗ストリング方式のディジタル−ア
ナログ変換器（以下、Ｄ／Ａ変換器と称す）に関する。
【０００２】
【従来の技術】従来、モノリシック化に適したＤ／Ａ変
換器としては、抵抗ストリング方式のＤ／Ａ変換器が広
く知られている。この方式のＤ／Ａ変換器の特徴は、構
成が簡単であり、しかも単調増加性を確保し易い点に有
る。
換器としては、抵抗ストリング方式のＤ／Ａ変換器が広
く知られている。この方式のＤ／Ａ変換器の特徴は、構
成が簡単であり、しかも単調増加性を確保し易い点に有
る。
【０００３】図４はかかる従来の一例を示すＤ／Ａ変換
器の構成図である。図４に示すように、このＤ／Ａ変換
器は、Ｄ0 〜ＤN-1 のディジタル入力端子１と、これら
入力端子１からのデータをデータラッチ信号端子２のラ
ッチ信号に基づきデコードするデコート回路３と、２N
個の単位抵抗およびデコード回路３の出力により動作す
るトリー状のスイッチを備えたＤ／Ａ変換部５ａと、こ
のＤ／Ａ変換部５ａの出力を入力するバッファ増幅器８
とを有する。これら２N 個の単位抵抗（Ｒ）は高位基準
電圧（ＶREF ）端子９と低位電圧（ＧＮＤ）端子１０と
の間に直列に接続され、またバッファ増幅器８の出力は
反転入力端子にフィードバックされる。
器の構成図である。図４に示すように、このＤ／Ａ変換
器は、Ｄ0 〜ＤN-1 のディジタル入力端子１と、これら
入力端子１からのデータをデータラッチ信号端子２のラ
ッチ信号に基づきデコードするデコート回路３と、２N
個の単位抵抗およびデコード回路３の出力により動作す
るトリー状のスイッチを備えたＤ／Ａ変換部５ａと、こ
のＤ／Ａ変換部５ａの出力を入力するバッファ増幅器８
とを有する。これら２N 個の単位抵抗（Ｒ）は高位基準
電圧（ＶREF ）端子９と低位電圧（ＧＮＤ）端子１０と
の間に直列に接続され、またバッファ増幅器８の出力は
反転入力端子にフィードバックされる。
【０００４】かかるＤ／Ａ変換器を８ビットとすると、
２8 ＝２５６個の単位抵抗を直列に接続し、各タップの
電圧を選択する５１０個のスイッチによって構成される
ことになる。
２8 ＝２５６個の単位抵抗を直列に接続し、各タップの
電圧を選択する５１０個のスイッチによって構成される
ことになる。
【０００５】図５は従来の他の例を示すＤ／Ａ変換器の
構成図である。図５に示すように、かかるＤ／Ａ変換器
は前述した一例と同様にディジタル入力端子１とデコー
ド回路３を有し、Ｄ／Ａ変換部５ｂの構成を変えたもの
である。これによれば、スイッチ数を約半分に減らすこ
とができる。すなわち、単位抵抗（Ｒ）を直列接続した
抵抗ストリングと各タップの電圧を選択するスイッチは
マトリクス状に配置される。入力端子１からのディジタ
ル入力信号に応じデーコード回路３よりスイッチ選択信
号が発生し、所望のタップが選択される。
構成図である。図５に示すように、かかるＤ／Ａ変換器
は前述した一例と同様にディジタル入力端子１とデコー
ド回路３を有し、Ｄ／Ａ変換部５ｂの構成を変えたもの
である。これによれば、スイッチ数を約半分に減らすこ
とができる。すなわち、単位抵抗（Ｒ）を直列接続した
抵抗ストリングと各タップの電圧を選択するスイッチは
マトリクス状に配置される。入力端子１からのディジタ
ル入力信号に応じデーコード回路３よりスイッチ選択信
号が発生し、所望のタップが選択される。
【０００６】
【発明が解決しようとする課題】上述した従来でのＤ／
Ａ変換器は、スイッチ数を減らすことは出来るが、単位
抵抗の数を減少されることはできないという欠点があ
る。すなわち、従来のＤ／Ａ変換器は、ＮビットのＤ／
Ａ変換を行う場合、２N 個の単位抵抗を必要とし、同数
のタップを選択するためのスイッチを必要とする。この
ことは、ビット数の増加に伴ない、チップ面積が大幅に
増加し、変換精度を引き上げるのが困難になる。
Ａ変換器は、スイッチ数を減らすことは出来るが、単位
抵抗の数を減少されることはできないという欠点があ
る。すなわち、従来のＤ／Ａ変換器は、ＮビットのＤ／
Ａ変換を行う場合、２N 個の単位抵抗を必要とし、同数
のタップを選択するためのスイッチを必要とする。この
ことは、ビット数の増加に伴ない、チップ面積が大幅に
増加し、変換精度を引き上げるのが困難になる。
【０００７】本発明の目的は、かかる単位抵抗およびス
イッチの数を減少させてチップ面積を小さくするととも
に、高精度なＤ／Ａ変換を実現することのできるＤ／Ａ
変換器を提供することにある。
イッチの数を減少させてチップ面積を小さくするととも
に、高精度なＤ／Ａ変換を実現することのできるＤ／Ａ
変換器を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＤ／Ａ変換器
は、単位抵抗を直列に接続した第１の抵抗列及び前記第
１の抵抗列の各タップを選択して第１のアナログ出力電
圧を発生するための複数個の第１のスイッチ手段を備え
た第１のディジタル−アナログ変換部と、前記第１の抵
抗列の下位電源端子に隣接する単位抵抗をさらに分割し
た第２の抵抗列及び前記第２の抵抗列の各タップを選択
して第２のアナログ出力電圧を得るための複数個の第２
のスイッチ手段を備えた第２のディジタル−アナログ変
換部と、前記第１のディジタル−アナログ変換部のアナ
ログ出力電圧を保持する容量素子と、前記容量素子に保
持された電圧及び前記第２のディジタル−アナログ変換
部の出力電圧を重畳したアナログ電圧を出力する利得１
のバッファ増幅器とを備え、上位ビット及び下位ビット
はそれぞれ前記第１および第２のディジタル−アナログ
変換部により変換するように構成される。
は、単位抵抗を直列に接続した第１の抵抗列及び前記第
１の抵抗列の各タップを選択して第１のアナログ出力電
圧を発生するための複数個の第１のスイッチ手段を備え
た第１のディジタル−アナログ変換部と、前記第１の抵
抗列の下位電源端子に隣接する単位抵抗をさらに分割し
た第２の抵抗列及び前記第２の抵抗列の各タップを選択
して第２のアナログ出力電圧を得るための複数個の第２
のスイッチ手段を備えた第２のディジタル−アナログ変
換部と、前記第１のディジタル−アナログ変換部のアナ
ログ出力電圧を保持する容量素子と、前記容量素子に保
持された電圧及び前記第２のディジタル−アナログ変換
部の出力電圧を重畳したアナログ電圧を出力する利得１
のバッファ増幅器とを備え、上位ビット及び下位ビット
はそれぞれ前記第１および第２のディジタル−アナログ
変換部により変換するように構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＤ／Ａ変換
器の回路図である。図１に示すように、本実施例は単位
抵抗Ｒを直列に接続した第１の抵抗列及びこの第１の抵
抗列の各タップを選択し且つ第１のアナログ出力電圧Ｖ
０１を発生するための複数個の第１のスイッチ手段とし
てのスイッチＳ1 〜Ｓ19を備えた第１のＤ／Ａ変換部５
と、前記第１の抵抗列の下位電源端子に隣接する単位抵
抗Ｒをさらに分割した第２の抵抗列およびこの第２の抵
抗列の各タップを選択し且つ第２のアナログ出力電圧Ｖ
０２を得るための複数個の第２のスイッチ手段としての
スイッチＳ20〜Ｓ23を備えた第２のＤ／Ａ変換部６とを
有する。また、本実施例はこれら２つのＤ／Ａ変換部
５，６の他に、これら２つのＤ／Ａ変換部５，６を制御
するためのディジタル入力端子（Ｄ0 〜Ｄ5 ）１と、そ
れぞれを別々に駆動する第１のデコード回路３および第
２のデコード回路４と、第１のＤ／Ａ変換部５のアナロ
グ出力電圧Ｖ０１を保持する容量素子７と、この容量素
子７に保持された電圧と第２のＤ／Ａ変換部６の出力電
圧を重畳したアナログ電圧Ｖ０１＋Ｖ０２を出力する利
得１のバッファ増幅器８とを備えている。これらによ
り、上位ビットＤ0 〜Ｄ3 は第１のＤ／Ａ変換部５によ
り変換し、下位ビットＤ4 ，Ｄ5 は第２のＤ／Ａ変換部
６により変換する。
て説明する。図１は本発明の一実施例を示すＤ／Ａ変換
器の回路図である。図１に示すように、本実施例は単位
抵抗Ｒを直列に接続した第１の抵抗列及びこの第１の抵
抗列の各タップを選択し且つ第１のアナログ出力電圧Ｖ
０１を発生するための複数個の第１のスイッチ手段とし
てのスイッチＳ1 〜Ｓ19を備えた第１のＤ／Ａ変換部５
と、前記第１の抵抗列の下位電源端子に隣接する単位抵
抗Ｒをさらに分割した第２の抵抗列およびこの第２の抵
抗列の各タップを選択し且つ第２のアナログ出力電圧Ｖ
０２を得るための複数個の第２のスイッチ手段としての
スイッチＳ20〜Ｓ23を備えた第２のＤ／Ａ変換部６とを
有する。また、本実施例はこれら２つのＤ／Ａ変換部
５，６の他に、これら２つのＤ／Ａ変換部５，６を制御
するためのディジタル入力端子（Ｄ0 〜Ｄ5 ）１と、そ
れぞれを別々に駆動する第１のデコード回路３および第
２のデコード回路４と、第１のＤ／Ａ変換部５のアナロ
グ出力電圧Ｖ０１を保持する容量素子７と、この容量素
子７に保持された電圧と第２のＤ／Ａ変換部６の出力電
圧を重畳したアナログ電圧Ｖ０１＋Ｖ０２を出力する利
得１のバッファ増幅器８とを備えている。これらによ
り、上位ビットＤ0 〜Ｄ3 は第１のＤ／Ａ変換部５によ
り変換し、下位ビットＤ4 ，Ｄ5 は第２のＤ／Ａ変換部
６により変換する。
【００１０】かかる６ビットのＤ／Ａ変換器において、
上位４ビットを変換する第１のＤ／Ａ変換部５と下位２
ビットを変換する第２のＤ／Ａ変換部６とは、高位基準
電圧（ＶREF ）端子９と低位基準電圧（ＧＮＤ）端子１
０との間に直列に接続される。また、バッファ増幅器８
の出力端子１１はＤ／Ａ変換器の出力端子となり、１２
〜１４はスイッチである。
上位４ビットを変換する第１のＤ／Ａ変換部５と下位２
ビットを変換する第２のＤ／Ａ変換部６とは、高位基準
電圧（ＶREF ）端子９と低位基準電圧（ＧＮＤ）端子１
０との間に直列に接続される。また、バッファ増幅器８
の出力端子１１はＤ／Ａ変換器の出力端子となり、１２
〜１４はスイッチである。
【００１１】図２は図１における回路動作を説明するた
めの信号およびスイッチのタイミング図である。図２に
示すように、まずディジタル入力端子１に入力される上
位ビットのディジタルデータ（Ｄ0 〜Ｄ3 ）はデータラ
ッチ信号端子２からのデータラッチ信号（ＤＬ反転）の
立下りに同期して第１のデコード回路３にラッチされ
る。この第１のデコード回路３はデータをラッチすると
同時に、スイッチＳ1 からスイッチＳ19を制御するスイ
ッチ制御信号を送出する。このとき、スイッチＳ１２及
びスイッチ１３がＯＮ状態にあり且つスイッチ１４がＯ
ＦＦ状態にあるので、容量素子７は第１のＤ／Ａ変換部
５の出力電圧ＶＯ１で充電される。また、このときのバ
ッファ増幅器８のアナログ出力は容量素子７の充電とと
もにＶＯ１にセットされる。
めの信号およびスイッチのタイミング図である。図２に
示すように、まずディジタル入力端子１に入力される上
位ビットのディジタルデータ（Ｄ0 〜Ｄ3 ）はデータラ
ッチ信号端子２からのデータラッチ信号（ＤＬ反転）の
立下りに同期して第１のデコード回路３にラッチされ
る。この第１のデコード回路３はデータをラッチすると
同時に、スイッチＳ1 からスイッチＳ19を制御するスイ
ッチ制御信号を送出する。このとき、スイッチＳ１２及
びスイッチ１３がＯＮ状態にあり且つスイッチ１４がＯ
ＦＦ状態にあるので、容量素子７は第１のＤ／Ａ変換部
５の出力電圧ＶＯ１で充電される。また、このときのバ
ッファ増幅器８のアナログ出力は容量素子７の充電とと
もにＶＯ１にセットされる。
【００１２】一方、下位ビットのディジタルデータ（
Ｄ4 ，Ｄ5 ）はデータラッチ信号（ＤＬ反転）の立下り
に同期して第２のデコード回路４にラッチされる。この
第２のデコード回路４はデータをラッチすると同時に、
スイッチＳ20からスイッチＳ23のいずれかのスイッチを
ＯＮさせるように、スイッチ制御信号を送出する。その
結果、第２のＤ／Ａ変換部６の出力には、ディジタル入
力データに相当するアナログ出力電圧ＶＯ２が出力され
る。
Ｄ4 ，Ｄ5 ）はデータラッチ信号（ＤＬ反転）の立下り
に同期して第２のデコード回路４にラッチされる。この
第２のデコード回路４はデータをラッチすると同時に、
スイッチＳ20からスイッチＳ23のいずれかのスイッチを
ＯＮさせるように、スイッチ制御信号を送出する。その
結果、第２のＤ／Ａ変換部６の出力には、ディジタル入
力データに相当するアナログ出力電圧ＶＯ２が出力され
る。
【００１３】次に、データラッチ信号（ＤＬ反転）の立
上りに同期してスイッチ１２およびスイッチ１３がＯＦ
Ｆし、スイッチ１４がオンする。これにより、容量素子
７には第１のＤ／Ａ変換部５の出力電圧ＶＯ１が保持さ
れると同時に、第２のＤ／Ａ変換部６の出力電圧ＶＯ２
が容量素子７の一方の電極へ直列に接続される。この結
果、容量素子７のもう一方の電極にはＶＯ１＋ＶＯ２の
電圧が発生し、この電圧はバッファ増幅器８を介して出
力端子１１へ出力される。
上りに同期してスイッチ１２およびスイッチ１３がＯＦ
Ｆし、スイッチ１４がオンする。これにより、容量素子
７には第１のＤ／Ａ変換部５の出力電圧ＶＯ１が保持さ
れると同時に、第２のＤ／Ａ変換部６の出力電圧ＶＯ２
が容量素子７の一方の電極へ直列に接続される。この結
果、容量素子７のもう一方の電極にはＶＯ１＋ＶＯ２の
電圧が発生し、この電圧はバッファ増幅器８を介して出
力端子１１へ出力される。
【００１４】以上のようにして、ディジタル入力データ
（Ｄ0 〜Ｄ5 ）に相当するアナログ出力電圧ＶＯ１＋Ｖ
Ｏ２を出力することができる。
（Ｄ0 〜Ｄ5 ）に相当するアナログ出力電圧ＶＯ１＋Ｖ
Ｏ２を出力することができる。
【００１５】ここで、本実施例と２つの従来例とを比較
する。まず、第１の従来例（図４）の回路によって６ビ
ットＤ／Ａ変換器を構成した場合、単位抵抗が６４個、
スイッチが１２６個必要となり、また第２の従来例（図
５）の回路によっても単位抵抗が６４個、スイッチが７
２個必要である。これに対し、本実例によれば、図１か
らも明らかなように単位抵抗が１６個（うち１個は単位
抵抗の４分割）、スイッチが２７個で構成することがで
きる。
する。まず、第１の従来例（図４）の回路によって６ビ
ットＤ／Ａ変換器を構成した場合、単位抵抗が６４個、
スイッチが１２６個必要となり、また第２の従来例（図
５）の回路によっても単位抵抗が６４個、スイッチが７
２個必要である。これに対し、本実例によれば、図１か
らも明らかなように単位抵抗が１６個（うち１個は単位
抵抗の４分割）、スイッチが２７個で構成することがで
きる。
【００１６】図３（ａ），（ｂ）はそれぞれ本発明の他
の実施例を説明するためのＤ／Ａ変換器におけるバッフ
ァ増幅器周辺の回路図および信号等のタイミング図であ
る。高精度、例えば８ビット以上のＤ／Ａ変換器を構成
する場合、図１の実施例はバッファ増幅器８のオフセッ
ト電圧が精度に影響してくる。例えば、基準電圧（Ｖ
REF ）を５Ｖとした場合、８ビットのＤ／Ａ変換器にお
いては、１ＬＳＢ＝１９．５ｍＶとなる。しかるに、Ｍ
ＯＳプロセスで製造された差動増幅器の入力オフセット
電圧は大体１０ｍＶ位であり、８ビット以上のＤ／Ａ変
換器では無視できなくなる。
の実施例を説明するためのＤ／Ａ変換器におけるバッフ
ァ増幅器周辺の回路図および信号等のタイミング図であ
る。高精度、例えば８ビット以上のＤ／Ａ変換器を構成
する場合、図１の実施例はバッファ増幅器８のオフセッ
ト電圧が精度に影響してくる。例えば、基準電圧（Ｖ
REF ）を５Ｖとした場合、８ビットのＤ／Ａ変換器にお
いては、１ＬＳＢ＝１９．５ｍＶとなる。しかるに、Ｍ
ＯＳプロセスで製造された差動増幅器の入力オフセット
電圧は大体１０ｍＶ位であり、８ビット以上のＤ／Ａ変
換器では無視できなくなる。
【００１７】そこで、図３（ａ）に示すように、本実施
例はバッファ増幅器８の入力端子にオフセット電圧保持
用の容量素子２３を備えている。これは第１のＤ／Ａ変
換部５の出力電圧ＶＯ１を容量素子７でサンプリングし
ている間、バッファ増幅器８の入力オフセット電圧を容
量素子２３でサンプリングすることにある。
例はバッファ増幅器８の入力端子にオフセット電圧保持
用の容量素子２３を備えている。これは第１のＤ／Ａ変
換部５の出力電圧ＶＯ１を容量素子７でサンプリングし
ている間、バッファ増幅器８の入力オフセット電圧を容
量素子２３でサンプリングすることにある。
【００１８】また、図３（ｂ）に示すように、容量素子
２３にサンプリングするときのスイッチ２０，２１はＯ
Ｎ、スイッチ２２はＯＦＦである。次に、スイッチ２２
がＯＮし、スイッチ２０，２１がＯＦＦすると、容量素
子２３がバッファ増幅器８の反転入力端子の間に接続さ
れる。これにより、バッファ増幅器８の入力オフセット
電圧を相殺することができる。すなわち、上位ビット＋
下位ビットの変換結果を出力している時、バッファ増幅
器８の反転入力端子の電圧はＶＯ１＋ＶＯ２−ＶＩ０で
表わすことができる。ここに、ＶＩ０はバッファ増幅器
８の入力オフセット電圧を示す。ここで、容量素子２３
にはＶＩＯが保持されているので、出力端子１１には、
ＶＯ１＋ＶＯ２＋ＶＩＯ−ＶＩＯ＝ＶＯ１＋ＶＯ２の
値が出力され、高精度な変換結果を得ることができる。
２３にサンプリングするときのスイッチ２０，２１はＯ
Ｎ、スイッチ２２はＯＦＦである。次に、スイッチ２２
がＯＮし、スイッチ２０，２１がＯＦＦすると、容量素
子２３がバッファ増幅器８の反転入力端子の間に接続さ
れる。これにより、バッファ増幅器８の入力オフセット
電圧を相殺することができる。すなわち、上位ビット＋
下位ビットの変換結果を出力している時、バッファ増幅
器８の反転入力端子の電圧はＶＯ１＋ＶＯ２−ＶＩ０で
表わすことができる。ここに、ＶＩ０はバッファ増幅器
８の入力オフセット電圧を示す。ここで、容量素子２３
にはＶＩＯが保持されているので、出力端子１１には、
ＶＯ１＋ＶＯ２＋ＶＩＯ−ＶＩＯ＝ＶＯ１＋ＶＯ２の
値が出力され、高精度な変換結果を得ることができる。
【００１９】
【発明の効果】以上説明したように、本発明のＤ／Ａ変
換器は２つの変換部を設け、上位Ｍビットを第１のＤ／
Ａ変換部によって変換し且つ下位Ｎビットを第２のＤ／
Ａ変換部によって変換することにより、単位抵抗の数を
２M 個、スイッチの数をおおよそ（２M ＋２N ）個で構
成することができ、単位抵抗およびスイッチの数を減少
させることができるという効果がある。これは従来例に
比べ、大幅に抵抗およびスイッチの数を減少させられる
ので、チップ面積も約１／２N に低減することになる。
換器は２つの変換部を設け、上位Ｍビットを第１のＤ／
Ａ変換部によって変換し且つ下位Ｎビットを第２のＤ／
Ａ変換部によって変換することにより、単位抵抗の数を
２M 個、スイッチの数をおおよそ（２M ＋２N ）個で構
成することができ、単位抵抗およびスイッチの数を減少
させることができるという効果がある。これは従来例に
比べ、大幅に抵抗およびスイッチの数を減少させられる
ので、チップ面積も約１／２N に低減することになる。
【００２０】さらに、本発明はバップア増幅器のオフセ
ット電圧を補償することにより、高精度なＤ／Ａ変換を
達成することができるという効果がある。
ット電圧を補償することにより、高精度なＤ／Ａ変換を
達成することができるという効果がある。
【図１】本発明の一実施例を示すＤ／Ａ変換器の回路図
である。
である。
【図２】図１における回路動作を説明するための信号お
よびスイッチのタイミング図である。
よびスイッチのタイミング図である。
【図３】本発明の他の実施例を説明するためのＤ／Ａ変
換器におけるバッファ増幅器周辺の回路および信号等の
タイミングを表わす図である。
換器におけるバッファ増幅器周辺の回路および信号等の
タイミングを表わす図である。
【図４】従来の一例を示すＤ／Ａ変換器の回路図であ
る。
る。
【図５】従来の他の例を示すＤ／Ａ変換器の回路図であ
る。
る。
１ ディジタル入力端子 ２ データラッチ信号端子 ３，４ デコード回路 ５ 第１のＤ／Ａ変換部 ６ 第２のＤ／Ａ変換部 ７，２３ 容量素子 ８ バッファ増幅器 ９ 高位基準電圧端子 １０ 低位基準電圧端子 １１ バッファ増幅器の出力端子 １２〜１４，Ｓ1 〜Ｓ23 スイッチ
Claims (2)
- 【請求項１】 単位抵抗を直列に接続した第１の抵抗列
及び前記第１の抵抗列の各タップを選択して第１のアナ
ログ出力電圧を発生するための複数個の第１のスイッチ
手段を備えた第１のディジタル−アナログ変換部と、前
記第１の抵抗列の下位電源端子に隣接する単位抵抗をさ
らに分割した第２の抵抗列及び前記第２の抵抗列の各タ
ップを選択して第２のアナログ出力電圧を得るための複
数個の第２のスイッチ手段を備えた第２のディジタル−
アナログ変換部と、前記第１のディジタル−アナログ変
換部のアナログ出力電圧を保持する容量素子と、前記容
量素子に保持された電圧及び前記第２のディジタル−ア
ナログ変換部の出力電圧を重畳したアナログ電圧を出力
する利得１のバッファ増幅器とを備え、上位ビット及び
下位ビットはそれぞれ前記第１および第２のディジタル
−アナログ変換部により変換することを特徴とするディ
ジタル−アナログ変換器。 - 【請求項２】 前記バッファ増幅器の反転入力端子に別
の容量素子を接続し、前記第１のディジタル−アナログ
変換部の出力電圧をサンプリングする期間中、前記別の
容量素子に前記バッファ増幅器のオフセット電圧をサン
プリングする請求項１記載のディジタル−アナログ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695292A JPH06120832A (ja) | 1992-10-06 | 1992-10-06 | ディジタル−アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695292A JPH06120832A (ja) | 1992-10-06 | 1992-10-06 | ディジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120832A true JPH06120832A (ja) | 1994-04-28 |
Family
ID=17437974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26695292A Pending JPH06120832A (ja) | 1992-10-06 | 1992-10-06 | ディジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120832A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167847A (ja) * | 1994-12-15 | 1996-06-25 | Nec Corp | ディジタルアナログ変換器 |
| KR100660886B1 (ko) * | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터 |
| WO2007074622A1 (ja) * | 2005-12-26 | 2007-07-05 | Sharp Kabushiki Kaisha | Ｄａ変換器およびそれを備えた表示装置 |
| KR100822801B1 (ko) * | 2006-08-02 | 2008-04-18 | 삼성전자주식회사 | 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버 |
| JP2008160838A (ja) * | 2006-12-22 | 2008-07-10 | Magnachip Semiconductor Ltd | デジタル・アナログ変換器 |
| KR100845746B1 (ko) * | 2006-08-02 | 2008-07-11 | 삼성전자주식회사 | 면적을 최소화하는 디지털-아날로그 변환기 및 그것을포함하는 소스 드라이버 |
| KR101332291B1 (ko) * | 2006-07-26 | 2013-11-25 | 소니 주식회사 | 디지털-아날로그 변환기 및 영상표시장치 |
-
1992
- 1992-10-06 JP JP26695292A patent/JPH06120832A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167847A (ja) * | 1994-12-15 | 1996-06-25 | Nec Corp | ディジタルアナログ変換器 |
| KR100660886B1 (ko) * | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터 |
| WO2007074622A1 (ja) * | 2005-12-26 | 2007-07-05 | Sharp Kabushiki Kaisha | Ｄａ変換器およびそれを備えた表示装置 |
| KR101332291B1 (ko) * | 2006-07-26 | 2013-11-25 | 소니 주식회사 | 디지털-아날로그 변환기 및 영상표시장치 |
| KR100822801B1 (ko) * | 2006-08-02 | 2008-04-18 | 삼성전자주식회사 | 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버 |
| KR100845746B1 (ko) * | 2006-08-02 | 2008-07-11 | 삼성전자주식회사 | 면적을 최소화하는 디지털-아날로그 변환기 및 그것을포함하는 소스 드라이버 |
| US7453386B2 (en) | 2006-08-02 | 2008-11-18 | Samsung Electronics Co., Ltd. | Digital to analog converter and source driver |
| US8054302B2 (en) | 2006-08-02 | 2011-11-08 | Samsung Electronics Co., Ltd. | Digital to analog converter with minimum area and source driver having the same |
| JP2008160838A (ja) * | 2006-12-22 | 2008-07-10 | Magnachip Semiconductor Ltd | デジタル・アナログ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4931704B2 (ja) | Ｄａ変換回路 | |
| JPH05218868A (ja) | 多段型ａｄ変換器 | |
| US6617989B2 (en) | Resistor string DAC with current source LSBs | |
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| JP2001177410A (ja) | 高精度ｄａ変換回路 | |
| JP4263050B2 (ja) | 逐次比較型ａ／ｄコンバータ | |
| JPH0566774B2 (ja) | ||
| JPS6161578B2 (ja) | ||
| US4939518A (en) | Analog to digital converter | |
| US6191720B1 (en) | Efficient two-stage digital-to-analog converter using sample-and-hold circuits | |
| JP4648779B2 (ja) | ディジタル・アナログ変換器 | |
| JPH11330967A (ja) | デジタル・アナログ変換器 | |
| JPH06120832A (ja) | ディジタル−アナログ変換器 | |
| JP4110681B2 (ja) | ディジタル／アナログ変換回路及びそれを用いたアナログ／ディジタル変換回路 | |
| JP4526919B2 (ja) | Ａ／ｄ変換装置 | |
| US5400029A (en) | Analog-digital conversion circuit device and analog-digital conversion method | |
| US6107949A (en) | Flash analog-to-digital converter with matrix-switched comparators | |
| KR101927101B1 (ko) | 축차 비교형 아날로그-디지털 변환기 및 이를 포함하는 cmos 이미지 센서 | |
| JP2001156640A (ja) | ディジタル／アナログ変換器 | |
| JPH05268093A (ja) | ディジタル・アナログ変換装置 | |
| JP3166603B2 (ja) | Ｄ／ａ変換器 | |
| JPS6161577B2 (ja) | ||
| JPH07321656A (ja) | アナログ・ディジタル変換器及びそれを搭載したマイクロコンピュータ | |
| CN111933073B (zh) | 一种灰阶电压产生电路 | |
| JP3774882B2 (ja) | Ｄ／ａコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990202 |