KR101332291B1 - 디지털-아날로그 변환기 및 영상표시장치 - Google Patents

Abstract

본 발명은 높은 변환 정밀도를 유지한 채 셀렉트 스위치의 수를 간단한 구성으로 줄인다. 이러한 본 발명은, 상위 레지스터 스트링과, 하위 레지스터 스트링과, 연산증폭기(오퍼레이션앰프ＯＡ)와, 상위 레지스터 스트링에서 발생하는 복수의 상위전압값ＶＲ0∼ＶＲ(2^N-1)로부터, 상위비트에 대응하는 하나의 상위전압값을 선택해 오피앰프ＯＡ의 한쪽 입력에 출력하는 상위 셀렉터(44)와, 하위 레지스터 스트링에서 발생하는 복수의 하위전압값ＶＲＬ0∼ＶＲＬ(2^M-1)로부터, 하위 비트에 대응하는 하나의 하위전압값을 선택해 오피앰프ＯＡ의 다른쪽 입력에 출력하는 하위 셀렉터(47)와, 오피앰프ＯＡ의 샘플 홀드동작과 출력가산 동작을 행하기 위한 상위 커패시터C, 제1∼ 제3스위치ＳＷ1∼ＳＷ3 및 그 제어회로(미도시)를 가진다.

디지털 아날로그 변환기, 셀렉터, 연산증폭기, 스위치.

Description

디지털-아날로그 변환기 및 영상표시장치{Digital-to-Analog converter and Image display device}

본 발명은, 입력하는 디지털(영상)신호의 상위비트와 하위비트마다 레지스터 스트링을 구비하고, 상위 레지스터 스트링에서 발생하는 상위전압값을 샘플 홀드하고, 이것에, 하위 레지스터 스트링에서 발생하는 하위전압을 가산하는 디지털-아날로그변환기와, 해당 디지털-아날로그변환기의 기능을 화소부의 신호 선을 각각 구동하는 구동 유닛내에 구비하는 영상표시장치에 관한 것이다.

예를 들면, 액정 모니터 등의 표시 패널에는, 그 화소열마다의 신호 선을 구동하는 수평드라이버를 구동ＩＣ로서 가진다.

수평 드라이버에 디지털의 영상신호가 입력되지만, 그것을 아날로그의 화소구동신호로 변환할 필요가 있다. 그 때문에, 수평 드라이버에는 신호 선마다, 영상신호 비트수(예를 들면, 8비트 또는 그 이상)에 따른 성능의 디지털-아날로그 변환기(이하,DＡＣ(digital to analog converter) 또는 D/A컨버터라고 한다)가 내장된다.

ＤＡＣ는 여러 가지의 방식이 제안되어 있지만, 특히 영상 디스플레이 등의 용도에서는, 수백 내지 수천의 영상신호선마다 ＤＡＣ가 필요해서, 그 배치 스페이스 삭감의 요청으로부터 높은 성능(고정밀도변환)과 작은 점유 면적의 양립이 요구된다.

고정밀도 변환을 위해서는 가능한 한 심플한 회로 구성이 필요해서, 그 요청을 충족시키는 방식으로서 레지스터 스트링형의 ＤＡＣ(D/A컨버터)가 알려져 있다(예를 들면, 특허문헌 1 참조).

도 1에, 레지스터 스트링형의 Ｄ/A컨버터의 기본구성을 나타낸다.

출력해야 할 아날로그 전압의 최소전압(아날로그 하한값)Ｖｂ의 입력 단자Ｔｂ과, 상기 아날로그 전압의 최대전압(아날로그 상한값)Ｖｔ의 입력 단자Tｔ와의 사이에, 복수 2^N개의 레지스터 소자ＲＥ0,ＲＥ1,…,ＲＥ(2^N-2),ＲＥ(2^N-1)의 직렬접속체로 이루어진 레지스터 스트링ＲＳ가 접속되어 있다.

각 레지스터 소자간의 노드 및 말단의 레지스터 소자와 입력 단자Ｔｂ 또는 입력 단자Tt와의 접속 노드(여기에서는, 입력 단자Ｔｂ측의 접속 노드)에, 각각 스위치(이하, 셀렉트 스위치라고 한다)가 접속되어 있다. 도 하나의 예에서는, 레지스터 소자ＲＥ0과 ＲＥ1과의 접속 노드에 선택 상위 셀렉트 스위치 S0이 접속되고, 마찬가지로, 레지스터 소자ＲＥ1과 ＲＥ2과의 접속 노드에 셀렉트 스위치S1이 접속되고, 이 접속 관계가 레지스터 소자를 1개씩 쉬프트하면서 다른 셀렉트 스위치S3∼S(2^N-1)에서도 반복되고 있다.

2^N개의 셀렉트 스위치S0∼S(2^N-1)의 레지스터 소자와 반대의 측이 단락되어 출력 단자Ｔｏ에 접속되어 있다.

이 Ｄ/A컨버터는, 입력되는 Ｎ비트의 디지털 신호에 따라 하나의 셀렉트 스위치를 선택하면, (Ｖｔ-Ｖｂ)을 2^N으로 등분할한 원하는 아날로그 ＤＣ전압이 출력전압Ｖｏ로서 출력 단자Ｔｏ로부터 얻어진다.

[특허문헌1] 일본국 공개특허공보 특개 2002-175021호

이 방식의 Ｄ/A컨버터는, 비트수를 N이라고 하면 필요한 아날로그 스위치(셀렉트 스위치)의 수가 2^N개가 되고, 다비트의 변환의 경우에는 스위치가 방대한 수로 되어 버릴 불이익이 있다.

특히, 영상표시장치의 신호 선구동에, 이 방식의 Ｄ/A컨버터를 사용할 경우, 스위치가 많기 때문에 배치가 곤란해서, 또 구동ＩＣ의 비용 증가를 초래한다.

본 발명이 이루고자 하는 기술적 과제는, 높은 변환 정밀도를 유지한 채 셀렉트 스위치의 수를 간단한 구성으로 절감한 디지털-아날로그 변환기와, 해당 디지털-아날로그 변환기를 신호 선 구동에 사용하는 영상표시장치를 제공하는 것이다.

[과제 해결 수단]

본 발명에 따른 디지털-아날로그 변환기는, 입력하는 디지털 신호의 상위비 트에 대응하는 복수의 상위전압값이 발생하는 상위 레지스터 스트링과, 상기 디지털 신호의 하위 비트에 대응하는 복수의 하위전압값이 발생하는 하위 레지스터 스트링과, 연산 증폭기와, 상기 상위 레지스터 스트링에서 발생하는 상기 복수의 상위전압값으로부터, 상기 상위비트에 대응하는 하나의 상위전압값을 선택하고, 상기 연산증폭기의 한쪽 입력에 출력하는 상위 셀렉터와, 상기 하위 레지스터 스트링에서 발생하는 상기 복수의 하위전압값으로부터, 상기 하위비트에 대응하는 하나의 하위전압값을 선택하고, 상기연산증폭기의 다른쪽 입력에 출력하는 하위 셀렉터와, 상기 상위 셀렉터의 출력에 접속되어 있는 제1스위치와, 상기 제1스위치와 상기 연산증폭기의 한쪽 입력과의 사이에 접속되어 있는 상위 커패시터와, 상기 상위 커패시터의 한쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제2스위치와, 상기 상위 커패시터의 다른쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제3스위치와, 상기 제1∼ 제3스위치를 제어하는 제어회로를 갖는다.

본 발명에서는 적합하게, 상기 하위 셀렉터와 상기 연산증폭기의 상기 다른쪽 입력과의 사이에 하위커패시터가 접속되고, 상기 하위 커패시터와 상기 연산증폭기와의 접속 노드에, 상기 제어회로의 제어에 의해, 상기 연산증폭기의 상기 다른쪽 입력에 대하여 초기 직류전압을 설정할 때에 온 하는 제4스위치가 접속되어 있다.

한층 더 적합하게, 상기 상위 커패시터와 상기 하위 커패시터의 각 용량값이, 커패시터와 상기 연산증폭기와의 접속 노드로부터 본 용량값이 동일하게 되도록 설정되어 있다.

본 발명에 따른 영상표시장치는, 전압구동의 화소가 매트릭스 모양으로 다수 배열되어 있는 화소부와, 상기 화소부의 화소열마다 설치되는 복수의 신호 선과, 상기 복수의 신호 선마다 1개씩 설치되는 복수의 구동 유닛과, 상기 복수의 구동 유닛에 공통적으로 설치하고, 입력하는 디지털 영상신호의 상위비트에 대응하는 복수의 상위전압값이 발생하는 상위 레지스터 스트링과, 상기 복수의 구동 유닛에 공통으로 설치되고, 상기 디지털 영상신호의 하위 비트에 대응하는 복수의 하위전압값이 발생하는 하위 레지스터 스트링과, 제어회로를 구비한다. 또한, 상기 복수의 구동 유닛의 각각이, 연산증폭기와, 상기 상위 레지스터 스트링에서 발생하는 상기 복수의 상위전압값으로부터, 상기 상위비트에 대응하는 하나의 상위전압값을 선택하고, 상기 연산증폭기의 한쪽 입력에 출력하는 상위 셀렉터와, 상기 하위 레지스터 스트링에서 발생하는 상기 복수의 하위전압값으로부터, 상기 하위 비트에 대응하는 하나의 하위전압값을 선택하고, 상기 연산증폭기의 다른쪽 입력에 출력하는 하위 셀렉터와, 상기 상위 셀렉터의 출력에 접속되어 있는 제1스위치와, 상기 제1스위치와 상기 연산 증폭기의 한쪽 입력과의 사이에 접속되어 있는 상위 커패시터와, 상기 상위 커패시터의 한쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제2스위치와, 상기 상위 커패시터의 다른쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제3스위치를 포함한다. 상기 제어회로는, 상기 제1∼ 제3스위치를 제어하는 제어회로다.

본 발명에서는 적합하게, 상기 각 구동 유닛에 있어서, 상기 하위 셀렉터와 상기 연산증폭기의 상기 다른쪽 입력과의 사이에 하위 커패시터가 접속되고, 상기 각 구동 유닛에 있어서, 상기 하위 커패시터와 상기 연산증폭기와의 접속 노드에, 상기 제어회로의 제어에 의해, 상기 연산증폭기의 상기 다른쪽 입력에 대하여 초기 직류전압을 설정할 때에 온 하는 제4스위치가 접속되어 있다.

한층 더 적합하게, 상기 상위 커패시터와 상기 하위 커패시터의 각 용량값이, 커패시터와 상기 연산증폭기와의 접속 노드로부터 본 용량값이 동일하게 되도록 설정되고 있다.

상기 구성에 의하면, 상위 셀렉터에, 입력되는 디지털 신호의 상위비트(비트수는 디지털 신호의 비트수보다 작으면 임의)가 입력되고, 나머지의 하위 비트가 하위 셀렉터에 입력된다.

상위 셀렉터는, 레지스터 스트링의 레지스터 소자간의 접속 노드(단, 스트링 말단에서는 레지스터 소자의 최대전압 또는 최소전압의 인가 노드)에 발생하고 있는 복수의 상위전압값의 어느 하나를 선택하고, 연산증폭기의 한쪽 입력에 출력한다. 이 상위 셀렉터의 출력과 연산증폭기의 한쪽 입력과의 사이에는, 제1스위치와 상위 커패시터가, 상위 셀렉터의 출력측으로부터 이 순으로 직렬 접속되어 있다. 또한, 상위 커패시터의 한쪽 전극(예를 들면, 연산증폭기측의 전극)이 제2스위치를 거쳐서 연산증폭기의 출력과 단락 가능하게 되어 있다. 또한, 상위 커패시터의 다른쪽 전극(예를 들면, 상위 셀렉터측의 전극)이 제3스위치를 거쳐서 연산증폭기의 출력과 단락 가능하게 되어 있다.

하위 셀렉터로부터의 출력은, 연산증폭기의 다른쪽 입력에 입력 가능하게 접속되어 있다.

제어회로가, 이것들의 제1∼ 제3스위치가 온 하는 타이밍을 제어함에 의해, 상위비트에 따른 상위전압값에, 하위 비트에 따른 하위전압값을 고정밀도로 가산된 출력이 연산증폭기로부터 얻어진다.

본 발명에 의하면, 높은 변환 정밀도를 유지한 채 셀렉트 스위치의 수를 간단한 구성으로 줄일 수 있다는 이점이 있다.

이하, 본 발명의 실시예를, 디지털-아날로그 변환기를 신호 선 구동 유닛마다 내장하는 영상표시장치를 예로서 도면을 참조해서 설명한다.

[제1실시예]

도 2는, 본 발명의 실시예에 관계되는 영상표시장치로서 액정표시 패널의 구성 예를 게시하는 회로도다. 도 2는, 간략화를 위해, 4행×4열분의 화소배열을 예로 보이고 있다.

도시한 액정표시 패널(1)에 있어서, 행렬 모양으로 배치된 4행×4열분의 화소(11)의 각각은, 박막트랜지스터ＴＦＴ와, 박막트랜지스터ＴＦＴ의 소스와 드레인의 한쪽에, 화소전극이 접속된 액정 셀ＬＣ과, 해당 소스 또는 드레인에 한쪽의 전극이 접속된 저장용량Ｃｓ로 구성되어 있다. 이것들 화소(11)의 각각에 대하여, 신 호 선(데이터 선) 12-1∼12-4이 열마다 그 화소배열 방향을 따라 배선되고, 게이트 선 13-1∼13-4이 행마다 그 화소배열 방향을 따라 배선되어 있다.

화소(11)의 각각에 있어서, 박막트랜지스터ＴＦＴ의 소스(또는, 드레인)는, 대응하는 데이터 선(12-1∼12-4)에 각각 접속되어 있다. 박막트랜지스터ＴＦＴ의 게이트는, 게이트 선(13-1∼13-4)에 각각 접속되어 있다. 액정 셀ＬＣ의 대향전극 및 저장용량Ｃｓ의 다른쪽의 전극은, 각 화소간에서 공통으로 Ｃｓ라인(14)에 접속되어 있다. 이 Ｃｓ라인(14)에, 소정의 직류전압이 공통 전압Ｖｃｏｍ으로서 주어진다.

이상으로부터, 화소(11)가 행렬 모양으로 배치되고, 이것들 화소(11)에 대하여 데이터 선(12-1∼12-4)이 열마다 배선되고, 또한 게이트 선(13-1∼13-4)이 행마다 배선되어 이루어진 화소부(2)가 구성되어 있다. 화소부(2)에 있어서, 게이트 선(13-1∼13-4)의 각 일단은, 수직 드라이버(Ｖ·ＤＲＶ)(3)의 각 은행의 출력 단에 접속되어 있다.

수직 드라이버(3)는, 1화면의 표시기간마다 수직방향(열방향)으로 주사해서 게이트 선(13-1∼13-4)에 접속된 각 화소(11)를 행단위로 순차 선택한다. 즉, 수직 드라이버(3)로부터 게이트 선 13-1에 대하여 수직주사 펄스가 주어졌을 때에는 첫째 행의 각 열의 화소가 선택되고, 게이트 선 13-2에 대하여 수직주사 펄스가 주어졌을 때에는 둘째 행의 각 열의 화소가 선택된다. 이하 같은 방법으로, 게이트 선 13-3,13-4에 대하여 수직주사 펄스가 순차적으로 주어진다.

화소부(2)의 열방향의 한쪽에, 수평 드라이버(Ｈ·ＤＲＶ)(4)가 배치되어 있 다. 또한 수직 드라이버(3)나 수평 드라이버(4)에 대하여 각종의 클록 신호나 제어신호를 주는 타이밍 제너레이터(ＴＧ)(5)가 설치된다.

수평 드라이버(4)는, 반도체 다채널·디스플레이 드라이버이며, 데이터 선(12-1, 12-2,… )마다 구동 유닛을 가진다.

도 3에, 수평 드라이버(4)의 블럭도를 나타낸다.

수평 드라이버(4)는, 데이터 선마다 구동 유닛(4A)을 가진다(도면에서는 5유닛까지 표시). 데이터 입력 단자(41)는, 디지털(영상)신호로서의 디지털 데이터를 입력하는 단자이며, 모든 구동 유닛(4A)에 공통적으로 설치된다. 데이터 출력 단자(49)는 구동 유닛(4A)마다 설치된다.

구동 유닛(4A)은, 데이터의 입력측으로부터 순차적으로 설치되어 있는, 시프트 레지스터(42), 래치(43), 상위 셀렉터(44), 하위 셀렉터(47), 및, 샘플 홀드 가산기로서의 샘플 홀드 앰프(48)를 포함한다.

이 중 샘플 홀드 앰프(48)에는, 도 2에 나타내는 타이밍 제너레이터(5)로부터의 제어신호ＣＳ1,ＣＳ2,ＣＳ3,ＣＳ4이, ＣＳ입력 단자를 경유해서 입력된다. 또, 특히 도면에는 나타내지 않았지만 타이밍 제너레이터(5)로부터의 클록 신호가 시프트 레지스터(42)나 래치(43)에 입력된다. 제어신호ＣＳ1,ＣＳ2,ＣＳ3,ＣＳ4도 클록 신호에 동기한 신호이며, 그 때문에 모든 구동 유닛(4A)이 동기해서 동작한다.

데이터 입력 단자(41)로부터 (N+M)비트의 디지털 데이터가 입력된다. 이 디지털 데이터는 상위N비트와 하위M비트에 의해 구성된다. 디지털 데이터는, 끝에 위 치하는 구동 유닛(4A)의 시프트 레지스터(42)에 입력되고, 구동 유닛(4A)(채널)의 배열 방향에 시프트 레지스터(42) 안을 순차 전송된다.

점 순차 구동의 경우에는 전송된 데이터는 순차(일정한 시간간격으로 잇달아) 각 채널내의 래치(43)에 출력되어서 일시 유지되어, 순차로 다음 단으로 보내진다. 한편, 선 순차 구동의 경우는 모든 시프트 레지스터(42)에 데이터가 일치한 시점에서 일제히 래치(43)에 1표시 라인 분의 데이터가 출력되고, 일제히 다음 단에 보내진다.

래치(43)의 출력은 2계통으로 나누어져 있다. 즉, 래치(43)에 유지되는 상위N비트가 상위 셀렉터(44)에 출력되고, 하위M비트가 하위 셀렉터(47)에 출력된다.

상위 셀렉터(44)는, 도 1에 나타내는 셀렉트 스위치S0∼S(2^N-1)와 같이, 2^N개의 셀렉트 스위치를 가진다. 다만, 본 실시예에서 상위 셀렉터(44)에 대응하는 비트수 N은 상위비트수이기 때문에, 도 1에 있어서의 전체 비트수 N보다 작아지고, 그 만큼, 선택스위치의 수도 적다. 2^N개의 셀렉트 스위치의 어느 하나가 선택되어서 온 하는 것에 의해 상위 셀렉터(44)가 동작한다.

마찬가지로, 하위 셀렉터(47)는, 2^M개의 셀렉트 스위치를 가지고, 그 어느 하나가 선택되어 온 함에 의해 동작한다.

이때, 도 3에는, 상위 셀렉터(44)와 하위 셀렉터(47)의 각각에서 셀렉트 스위치를 선택하기 위한 구성이 생략되어 있다. 이 구성은, 입력하는 디지털 데이터를 N비트, M비트의 반복을 단위로 디코드 하는 디코더로부터 구성된다.

도 3에 나타내는 수평 드라이버(4)는, 모든 상위 셀렉터(44)에 공통의 상위 레지스터 스트링(45)과, 모든 하위 셀렉터(47)에 공통의 하위 레지스터 스트링(46)을, 각각 1개씩 가진다.

상위 레지스터 스트링(45)은, 도 1에 나타내는 저항 스트링ＲＳ와 같이 상위비트수N에 대응한 수, 즉 2^N개의 상위 레지스터 소자(도 1에 나타내는 레지스터 소자ＲＥ0∼ＲＥ(2^N-1)에 상당)의 직렬접속체다. 또한 하위 레지스터 스트링(46)은 하위비트수M에 대응한 수, 즉 2^M개의 하위 레지스터 소자의 직렬접속체다.

상위 레지스터 스트링(45)의 한쪽 끝에, Ｖｔ입력 단자를 거쳐서 아날로그 상한전압Ｖｔ이 인가되고, 그 다른쪽 끝에, Ｖｂ입력 단자를 거쳐서 아날로그 하한전압Ｖｂ이 인가된다. 이 전압인가시에, 레지스터 소자의 저항치가 “R”에서 마찬가질 경우, 레지스터 소자간에 (Vt-Ｖｂ)을 동일한 간격으로 분할한 상위전압값이, 레지스터 소자끼리의 접속 노드에 발생한다. 이 레지스터 소자간의 상위전압값은 모든 상위 셀렉터(44)에 공급된다. 또한, 도 1과 같은 접속 관계의 경우, 아날로그 상한값Ｖｔ도 상위 셀렉터(44)에 공급된다.

또한, 도 1과는 달리, 아날로그 하한값Ｖｂ을 상위 셀렉터(44)에 공급하는 구성이어도 된다. 또한 레지스터 소자의 수를 1개 절감해서 아날로그 상한값Ｖｔ와 아날로그 하한값Ｖｂ의 쌍방을 상위 셀렉터(44)에 공급하는 구성이어도 된다.

도 1과 같은 이 상위 셀렉터(44)의 각 레지스터 소자에 인가되는 전압은 (Ｖ ｔ-Ｖｂ)/2^N 또는 (Ｖｔ-Ｖｂ)/ (2^N+1)로 나타내고, 이하, 이 전압을 “구간전압”이라고 한다.

하위 레지스터 스트링(46)의 한쪽 끝에, 구간 톱 전압ＶＬｔ가 ＶＬｔ입력 단자를 통해서 인가된다. 하위 레지스터 스트링(46)의 다른쪽 끝에 구간 보텀 전압ＶＬｂ이, ＶＬb입력 단자를 거쳐서 인가된다. 이 구간 톱 전압ＶＬｔ와 구간 보텀 전압ＶＬｂ과의 차이가, 상기에서 정의한 “구간전압”과 마찬가지인 전압으로 설정되어 있다. 이것은 상위비트에서 “구간전압”을 단위로서 거칠게 변화되는 출력 전압의 변화 스텝을 한층 더 하위 비트에서 세밀하게 2^M분할하기 위해서다.

상위 셀렉터(44)와 하위 셀렉터(47)의 출력은 샘플 홀드 앰프(48)의 입력으로 되고, 이 입력된 2개의 셀렉터 출력이 샘플 홀드 앰프(48)안에서 가산되어, (N+M)비트의 Ｄ/A컨버터 출력으로서 출력 단자(49)에 출력되고, 액정표시 패널(1)의 대응하는 신호 선을 구동한다.

이 때, ＣＳ입력 단자로부터 입력되는 제어신호에 의해 샘플 홀드 앰프(48)의 샘플 홀드 동작 및 가산 출력 동작이 제어된다.

도 4에, 도 3의 상위 셀렉터(44), 하위 셀렉터(47), 샘플 홀드 앰프(48)로 구성되는 구동 유닛(4A)의 일부를 상세히 나타낸다.

샘플 홀드 앰프(48)는, 오피앰프(연산증폭기)ＯＡ, 상위 커패시터C, 제1스위치ＳＷ1, 제2스위치ＳＷ2 및 제3스위치ＳＷ3을 가진다.

상위 셀렉터(44)의 출력과 오피앰프ＯＡ의 반전 입력 「-」와의 사이에는, 제1스위치ＳＷ1과 상위 커패시터C이, 상위 셀렉터(44)의 출력측에서 이 순서로 직렬접속되어 있다. 또한, 상위 커패시터C의 한쪽 전극(본 예에서는 오피앰프ＯＡ측의 전극)과, 오피앰프ＯＡ의 출력과의 사이에 제2스위치ＳＷ2이 접속되어 있다. 또한, 상위 커패시터C의 다른쪽 전극(본 예에서는 상위 셀렉터(44)측의 전극)과, 오피앰프ＯＡ의 출력과의 사이에 제3스위치ＳＷ3이 접속되어 있다. 이것들 제1스위치ＳＷ1∼ 제3스위치의 3개의 스위치는, 도 3의 ＣＳ입력 단자로부터 입력되는 제어신호에 의해, 적절한 타이밍에서 도통이 제어된다.

상위 셀렉터(44)는 2^N개의 상위 셀렉트 스위치S0∼S(2^N-1)을 가지고, 각각의 출력 노드가 공통 접속되어서 제1스위치ＳＷ1의 입력 노드에 접속되어 있다.

2^N개의 상위 셀렉트 스위치S0∼S(2^N-1)의 각 입력 노드에는, 도 2의 상위 레지스터 스트링(45)에서 발생한 상위전압값ＶＲ0∼ＶＲ(2^N-1)이 공급 가능하게 되어 있다. 이 상위전압값ＶＲ0∼ＶＲ(2^N-1)은, 그 인접하는 전압차이가, 전술한 일정한 구간전압이 된다. 상위전압값ＶＲ0∼ＶＲ(2^N-1)은, 상위 레지스터 소자간의 접속 노드, 또는, 아날로그 상한값Ｖｔ 또는 아날로그 하한값Ｖｂ의 인가 노드에 발생하는 전압이다.

2^N개의 상위 셀렉트 스위치S0∼S(2^N-1)은, 해당 D/A컨버터에 입력되는 디지털 신호의 상위N비트에 따라, 그 1개만 도통하도록(예를 들면, 도면에 나타내지 않은 디코더에 의해) 제어된다.

하위 셀렉터(47)는 2^M개의 하위 셀렉트 스위치ＳＬ0∼ＳＬ(2^M-1)을 가지고, 각각의 출력 노드가 공통 접속되어서, 오피앰프ＯＡ의 비반전 입력 「+」에 접속되어 있다.

2^M개의 하위 셀렉트 스위치ＳＬ0∼ＳＬ(2^M-1)의 각 입력 노드에는, 도 2에 나타내는 하위 레지스터 스트링(46)에서 발생한 하위전압값ＶＲＬ0∼ＶＲＬ(2^M-1)이 공급 가능하게 되어 있다. 이 하위전압값ＶＲＬ0∼ＶＲＬ(2^M-1)은, 전술한 일정한 구간전압과 등가의 전압을 2^M 또는 (2^M+1)로 등분한 전압이다. 하위전압값ＶＲＬ0∼ＶＲL(2^M-1)은, 하위 레지스터 소자간의 접속 노드에 발생하는 전압, 또는, 구간 톱 전압ＶＬｔ 또는 구간 보텀 전압ＶＬｂ이다.

2^M개의 하위전압값ＶＲＬ0∼ＶＲＬ(2^M-1)은, 해당 D/A컨버터에 입력되는 디지털 신호의 하위M비트에 따라, 그 1개만 도통하도록(예를 들면, 도면에 나타내지 않은 디코더에 의해) 제어된다.

다음에, 도 5의 타이밍 차트를 사용해서 동작을 설명한다.

여기에서 제1스위치ＳＷ1, 제2스위치ＳＷ2 및 제3스위치ＳＷ3은, 디지털 제어신호의 “Ｈ”레벨에서 온 하고, “L”레벨에서 오프한다.

도 5a∼도 5c에 나타나 있는 바와 같이, 초기 상태에서는 제1스위치ＳＷ1과 제2스위치ＳＷ2은 온, 제3스위치ＳＷ3은 오프하고 있다. 또한 도 5d에 나타나 있는 바와 같이, 상위 셀렉트 스위치S0∼S(2^N-1) 중, 입력되는 디지털 신호의 상위비트에 대응한 1개의 상위 셀렉트 스위치Ｓｘ가 온 하고 있다. 또한, 초기 상태에서는, 도 5e에 나타나 있는 바와 같이, 하위 셀렉트 스위치ＳＬ0∼ＳＬ(2^M-1) 중, 구간 보텀 전압ＶＬｂ에 가장 가까운 하위 셀렉트 스위치ＳＬ0만이 온 하고 있다.

이 초기 상태에서는, 도 4에 있어서, 제1스위치ＳＷ1이 온 하고 있기 때문에, 온 상태의 상위 셀렉트 스위치Ｓｘ을 거쳐서 상위전압값ＶＲｘ가 상위 커패시터C의 상위 셀렉터측 전극에 입력되어 있다. 또한, 오피앰프ＯＡ의 반전 입력 「-」과 출력이 접속되고, 그 비반전 입력 「+」에는 하위전압값ＶＲＬ0이 입력된다. 이 때문에, 오피앰프ＯＡ의 출력 전압Ｖｏ는 가장 낮은 하위전압값ＶＲＬ0와 마찬가지의 전압이 된다.

다음에, 도 5a에 나타나 있는 바와 같이, 시간t1에서 제2스위치ＳＷ2을 오프한다. 이것에 의해, 오피앰프ＯＡ의 출력이 상위 셀렉터(44)로부터 절단되지만, 이 때 상위 커패시터 C의 양단에는, 가장 낮은 하위전압값ＶＲＬ0을 기준으로서 상위전압값ＶＲｘ가 인가되어 있다.

다음에, 도 5b에 나타나 있는 바와 같이 시간 t2에서 제1스위치ＳＷ1을 오프하고, 상위 커패시터C을 상위 셀렉터(44)로부터 떼어버린다. 이에 따라 가장 낮은 하위전압값ＶＲＬ0을 기준으로 하는 상위전압값ＶＲｘ가 상위 커패시터C에 유지된다.

다음에 도 5c에 나타나 있는 바와 같이, 시간t3에서 제3스위치ＳＷ3을 온 한다. 이것에 의해, 제3스위치ＳＷ3과 상위 커패시터C를 거쳐서 오피앰프ＯＡ에 귀환이 걸리고, 도 5g에 나타나 있는 바와 같이, 오피앰프ＯＡ의 출력 전압Ｖｏ는 상위전압값ＶＲｘ와 동일한 전압이 된다. 여기까지의 동작으로 상위 셀렉터(44)에 의해 선택된 상위전압값ＶＲｘ가 오피앰프ＯＡ로부터 출력되게 된다.

도 5e에 나타나 있는 바와 같이, 시간t4에서, 하위 셀렉터(47)의 하위 셀렉트 스위치SL0을 오프한다. 계속해서, 도 5f에 나타나 있는 바와 같이, 시간t5에서, 2^M개의 하위 셀렉트 스위치ＳＬ0∼ＳＬ(2^M-1) 중, 입력되는 디지털 신호의 하위M비트에 대응하는 하위 셀렉트 스위치ＳＬｘ를 온 한다. 이에 따라 오피앰프ＯＡ의 비반전 입력 「+」단자의 전압은, 초기 설정된 가장 낮은 하위전압값ＶＲＬ0로부터, 하위 셀렉트 스위치ＳＬｘ에 대응한 하위전압값ＶＲＬｘ로 변화한다.

이와 같이 오피앰프ＯＡ에 귀환이 걸린 상태에서 비반전 입력 「+」의 전압을 변화시키면, 출력 전압Ｖｏ도 동일 전압분만큼 변화된다. 따라서, 비반전 입력 「+」의 전압이, 가장 낮은 하위전압값ＶＲＬ0로부터 하위전압값ＶＲＬｘ로 변화되면, 도 5g에 나타낸 것처럼, 오피앰프ＯＡ의 출력 전압Ｖｏ는 상위전압값ＶＲｘ로부터, 보다 높은 전압(ＶＲｘ+ＶＲＬｘ-ＶＲＬ0)으로 변화된다. 상위전압값ＶＲｘ에 가산되는 전압(ＶＲＬｘ-ＶＲL0)은, 가장 낮은 하위전압값ＶＲＬ0과, 입력되는 디지털 신호의 하위M비트에 따라서 하위 셀렉터(47)에 의해 선택된 하위전압값ＶＲＬｘ와의 차전압이다. 따라서, 시간 t5 이후에 오피앰프ＯＡ로부터 출력되는 전압(ＶＲｘ+ＶＲＬｘ-ＶＲＬ0)은, 입력되는 디지털 신호의 상위비트수를 N, 하위 비트수를 M이라고 하면 (N+M)비트의 Ｄ/A변환된 아날로그 전압이 된다.

이 Ｄ/A컨버터 출력에서, 액정표시 패널(1)의, 대응하는 신호 선이 구동된다. 보다 상세하게는, 입력 디지털 신호의 비트 값에 따른 아날로그 전압이 도 4의 수평 드라이버(4)로부터 출력되어, 수직 드라이버(3)의 주사에 의한 온 상태의 박막트랜지스터ＴＦＴ를 통해 액정 셀ＬＣ의 화소전극에 인가된다. 이 때의 액정 셀ＬＣ의 전계는, 신호 선으로부터 공급되는 아날로그 전압의 값에 따라 결정되기 때문에, 입력되는 디지털 신호에 따른 층계조로 화소의 밝기가 변화된다.

[제2실시예]

본 실시예는, 샘플 홀드 앰프(48)의 비반전 입력 「+」측의 구성을,보다 고정밀도의 변환을 실현하기 위해서 개선한 것이다.

도 4의 구성을 가지는 제1실시예에서는 하위 셀렉터(47)의 출력을, 직접 오피앰프OA의 비반전 입력 「+」에 입력하고 있다. 이 경우, 이하의 개선점이 존재한다.

도 4의 오피앰프ＯＡ의 반전 입력 「-」에는 상위 커패시터C이 접속되어 있지만, 상위 커패시터C과 반전 입력 「-」와의 접속 노드에는 다소나마도 기생 용량이 존재한다. 이 기생 용량은 반도체 디바이스에 있어서의 도전층과 다른 도전층의 결합 용량, ＴＦＴ박막의 반도체 불순물영역의 접합 용량 등이다.

이 기생 용량이 상위 커패시터C의 용량값에 비교해 무시할 수 없으면, 양자의 전하배분에 의해, 그 용량비에 따른 양만큼, 전술한 전압차분이 감쇠하고, 출력 전압(ＶＲｘ+ＶＲＬx-ＶＲＬ0)이 설계값으로부터 미묘하게 커진다고 하는 부적함이 있다.

제2실시예는, 이점을 개선하고, 보다 고정밀도는 D/A(digital to analog)변환을 실현하기 위한 구성을 나타내는 것이다.

도 6은, 오피앰프의 비반전 입력 「+」에 접속되는 부분의 변형 예를 나타낸다.

오피앰프ＯＡ의 비반전 입력 「+」과 하위 셀렉터(47)과의 사이에 하위 커패시터ＣＬ을 삽입하고, 또한 비반전 입력 「+」과 ＤＣ전압Ｖｏｐ을 접속하는 제4스위치ＳＷ4이 추가되어 있다. 제4스위치ＳＷ4은, 오피앰프ＯＡ의 비반전 입력 「+」과 하위 커패시터ＣＬ과의 접속 노드와, ＤＣ전압Ｖｏｐ의 공급 단자와의 사이에 접속되고, 다른 제1∼제3스위치ＳＷ1,ＳＷ2,ＳＷ3과 마찬가지로, 도 3의 ＣＳ입력 단자로부터의 제어신호에 의해 제어된다.

여기에서 제4스위치ＳＷ4이 접속되는 상기 접속 노드로부터 본 용량값과, 제2스위치ＳＷ2이 접속되어 있는 오피앰프ＯＡ의 반전 입력 「-」측의 접속 노드로부터 본 용량값을 갖는(동일하거나 변환 정밀도에 영향이 없는 정도까지 거의 동일하게 한다) 것이 바람직하다. 가장 간단한 방법으로서는, 하위 커패시터ＣＬ과 상위 커패시터C의 용량값을 거의 동일하게 하고, 또한, 제4스위치ＳＷ4과 제2스위치ＳＷ2의 사이즈를 거의 동일하게 하면 좋다.

이때, ＤＣ전압Ｖｏｐ은, 오피앰프ＯＡ가 동작하는 범위내에서 임의로 설정가능하다.

다음에, 도 7의 타이밍 차트를 사용해서 동작을 설명한다.

여기에서 제1스위치ＳＷ1, 제2스위치ＳＷ2, 제3스위치ＳＷ3 및 제4스위치ＳＷ4은, 디지털의 제어신호의 “Ｈ”레벨에서 온 하고, “L”레벨에서 오프한다.

이하, 제1실시예와의 차이점을 중심으로 설명하고, 제1실시예와 공통인 동작은 설명을 간략화 한다.

도 7a∼도 7d에 나타나 있는 바와 같이, 초기 상태에서는 제1스위치ＳＷ1과 제2스위치ＳＷ2은 온, 제3스위치ＳＷ3은 오프하고, 한층 더 본 실시예에서 새롭게 설치한 제4스위치ＳＷ4은 온 하고 있다.

초기 상태에서는, 제1실시예와 같이 상위비트에 대응한 1개의 상위 셀렉트 스위치Ｓｘ가 온 하고(도 7e), 구간 보텀 전압ＶＬｂ에 가장 가까운 하위 셀렉트 스위치ＳＬ0이 온 하고 있다(도 7f).

이 상태에서는, 제1실시예와 같이 상위전압값ＶＲｘ가 상위 커패시터C의 상위 셀렉터측 전극에 입력되고, 오피앰프ＯＡ의 반전 입력 「-」과 출력이 접속되어 있다. 한편, 오피앰프ＯＡ의 비반전 입력 「+」에는 ＤＣ전압Ｖｏｐ이 접속되기 때문에, 출력 전압Vo는 ＤＣ전압Ｖｏｐ와 동일한 전압으로 되어 있다.

다음에 시간t1에서 제2스위치ＳＷ2을 오프한다(도 7a).

이 때, 상위커패시터C의 양단에는, ＤＣ전압Ｖｏｐ을 기준으로서 상위전압값ＶＲｘ가 인가되어 있다.

계속해서, 시간t12에서, 제4스위치ＳＷ4을 오프한다(도 7d). 여기에서 비반전입력 「+」의 전위는 상위 커패시터ＣＬ에서 홀드되기 때문에 ＤＣ전압Ｖｏｐ인 채로 변화하지 않는다. 따라서, 오피앰프ＯＡ의 출력 전압Ｖｏ에 변화는 없다(도 7h 참조).

다음에, 시간t2에서 제1스위치ＳＷ1을 오프해(도 7b), 상위 커패시터C을 상위 셀렉터(44)로부터 떼어버린다. 이에 따라 ＤＣ전압Ｖｏｐ을 기준으로 하는 상위전압값VＲｘ가 상위 커패시터C에 유지된다.

다음에, 시간t3에서 제3스위치ＳＷ3을 온 해(도 7c), 오피앰프ＯＡ에 귀환을 걸어서 오피앰프ＯＡ의 출력 전압Ｖｏ를 상위전압값ＶＲｘ와 동일한 전압으로 한다(도 7h 참조).

그 후, 시간t4에서, 하위 셀렉터(47)의 하위 셀렉트 스위치ＳＬ0을 오프시켜(도 7f), 시간t5에서 하위M비트에 대응하는 하위 셀렉트 스위치ＳＬｘ를 온 한다(도 7g). 이에 따라 비반전 입력 「+」에는 하위 커패시터ＣＬ을 거쳐서 (ＶＲＬｘ-ＶＲＬ0)의 전압변화가 인가되기 때문에, 오피앰프ＯＡ로부터는 도 5g와 같은 출력 전압(ＶＲｘ+ＶＲＬｘ-ＶＲＬ0)이 얻어진다.

[제3실시예]

본 실시예는, 레지스터 스트링에 관한 것으로서, 상기 제1실시예, 제2실시예 중 어느 것에 대해서도 중복 적용할 수 있다.

도 8에, 본 실시예의 레지스터 스트링을 나타낸다.

도 3의 블럭도에서는, 상위 레지스터 스트링(45)과 하위 레지스터 스트링(46)을 달리 설치하고 있지만, 도 8의 레지스터 스트링(50)은, 상위 레지스터 스트링(45)과 하위 레지스터 스트링(46)을 단일화한 것이다. 또한, 여기에서 도 1의 레지스터 스트링과 비교하면, 상위전압값ＶＲ0∼ＶＲ(2^N-1)의 출력 노드를 아날로그 하한값Ｖｂ측에 1레지스터 소자분만큼 쉬프트시키고 있다. 이 변형은, 제1실시예에서도 가능하다.

도 8의 레지스터 스트링(50)은, 상위N비트, 하위M비트에 공용의 레지스터 스트링이며, 그 한쪽 끝에 아날로그 상한값Ｖｔ가 인가되고, 다른쪽 끝에 아날로그 하한값Vb이 인가된다.

레지스터 스트링(50)은, 저항치 R이 동일한 2^N개의 레지스터 소자ＲＥ0∼ＲＥ(2^N-1)로 이루어진다. 다만, 본 실시예에서는, 그 중의 하나, 여기에서는 레지스터 소자ＲＥ3이, 한층 더 작은 2^M개의 레지스터 소자ｒｅ0∼ｒｅ(2^M-1)의 직렬접속체로 이루어진다. 이 2^M개의 레지스터 소자ｒｅ0∼ｒｅ(2^M-1)은 하위M비트를 표현하기 위한 것이고, 각 레지스터 소자ｒｅ의 저항치는 R/2^M이 된다.

도시 예의 경우, 2^M개의 레지스터 소자ｒｅ0∼ｒｅ(2^M-1) 전체에서 하나의 레지스터 소자RE3과 같은 기능이 있어서, 이 작은 레지스터 소자의 삽입이 상위N비트의 상위전압값ＶＲｘ의 설정에는 영향을 주지 않는다.

한편, 상위전압값ＶＲ3과, 가장 작은 하위전압값ＶＲＬ0과의 전위차는 일정해서, 도 4 또는 도 6의 회로 구성에서는, 차전압(ＶＲＬｘ-ＶＲＬ0)만 오피앰프ＯＡ의 출력에 가산된다. 따라서, 상위전압값ＶＲ3과, 가장 작은 하위전압값ＶＲＬ 0과의 전위차이가 있어도, 그것이 일정한 회로 동작에 영향을 주지 않는다. 이것은, 2^M개의 레지스터 소자ｒｅ0∼ｒｅ(2^M-1)과 치환가능한 저항치R의 레지스터 소자는, 2^N개의 레지스터 소자ＲＥ0∼ＲＥ(2^N-1)의 어느 것이어도 되는 것을 의미한다.

단, 직렬저항체내에서 저항치R에 약간 변동이 있으면, 그 영향은 2^N개의 레지스터 소자ＲＥ0∼ＲＥ(2^N-1)의 중앙 정도 커진다. 따라서, 2^M개의 레지스터 소자ｒｅ 0∼ｒｅ(2^M-1)과 치환가능한 저항치R의 레지스터 소자는, 아날로그 상한값Ｖｔ측 또는 아날로그 하한값Ｖｂ의 끝에 가까울 수록 바람직하다.

[제4실시예]

본 실시예는, 예를 들면 도 4 또는 도 6에 나타내는 하위 셀렉터 스위치ＳＬ0∼ＳＬ(2^M-1)을 저내압의 스위치로 치환된다.

도 2의 액정표시 패널(1)을 구동하는 수평 드라이버(4)는, 일반적으로, 10 수[V] 정도의 전압이 필요해지고, 이 전압은 일반적인 로직ＩＣ의 전압과 비교해서 높기 때문에, 로직용의 트랜지스터와는 별도로 고내압의 트랜지스터(고내압ＦＥＴ)을 만들고, D/A컨버터에서는 고내압ＦＥＴ를 사용 해야만 한다.

그러나, D/A컨버터내의 트랜지스터를 일률적으로, 고내압ＦＥＴ라고 하면 에리어 페널티가 크고, 수평 드라이버(4) 내의 배치설계가 곤란해진다.

하위 셀렉터(47)는, 그 취급하는 아날로그 전압의 범위가 "구간전압"과 동일 하다. 즉, 하위 셀렉터(47)가 취급하는 전압범위는, 상위 셀렉터(44)가 취급하는 전압범위(Vt-Ｖｂ)의 2^N분의 1로 작다. 본 실시예는, 이 점에 착안하여, 하위 셀렉터(47)의 셀렉터 스위치의 내압을, 상위 셀렉터(44)의 셀렉터 스위치의 내압보다 동작상 지장이 없는 범위내에서 저감하고, 이에 따라 개개의 스위치 사이즈를 작게 하고 있다. 하위 셀렉터 스위치는 2^M개 존재하고, 이것이 채널(구동 유닛(4A))마다 존재하기 때문에, 1개의 스위치 사이즈 축소 효과는 작아도, 전체적으로는 큰 면적삭감, 배치의 자유도의 향상이 얻어진다.

이상의 제1∼ 제4실시예에서는 하기에 나타내는 여러 가지의 이점이 있다.

본 발명의 제1∼ 제4실시예에서는 셀렉트 스위치 군을 상위비트용과 하위 비트용으로 나누기 때문에, 레지스터 스트링형 D/A컨버터의 셀렉터 스위치 수를 대폭 절삭해 감소하는 것이 가능하게 된다.

즉, N비트의 레지스터 스트링형 D/A컨버터에서는 2^N개의 스위치가 필요해지지만, 본 발명에 의하면 2^j+ 2^k개, 단, (J+K=N)에서 좋다. 예를 들면, N=8, J=K=4이라고 하면 종래 256개 필요한 스위치가 32개로 된다.

이와 같이 스위치의 수를 삭감할 수 있기 때문에 다비트의 Ｄ/A컨버터에서도 면적의 증대를 억제하는 것이 가능해진다.

또한, 면적의 증대를 억제하는 것에 의해 각 배선 노드에 붙는 기생 용량의 증대를 제압할 수 있고, 변환 스피드의 열화를 억제한다. 혹은 레지스터 스트링의 저항치를 상승시키는 것이 가능하게 되고, 보다 소비 전력을 저감할 수 있다.

또한, 샘플 홀드 앰프(48)는, 비교적 간단한 구성이어도 정밀도 좋은 전압가산이 가능하다.

본 발명의 제2실시예에 의하면, 오피앰프ＯＡ의 비반전 입력 「+」의 전압을 변화시켜서 출력 전압을 변화시킬 때에, 반전 입력 「-」의 노드의 기생 용량과 상위 커패시터C의 용량비 분만 출력 전압에 오차가 생기는 것을 제압하는 것이 가능하게 된다. 이에 따라 에러가 적은 고정밀도의 Ｄ/A컨버터가 실현된다.

또한, 도 4의 구성에서는, 제2스위치ＳＷ2을 절단할 때의 스위칭 노이즈에 의해 오차가 발생하지만, 도 6의 구성에서는, 제2스위치ＳＷ2에서 발생하는 오차를, 제4스위치ＳＷ4을 절단할 때에 발생하는 오차성분으로 상쇄할 수 있으므로, 에러가 적은 고정밀도의 Ｄ/A컨버터가 실현 가능해진다.

또한, 오피앰프ＯＡ의 비반전 입력 「+」을 용량결합하고 있기 때문에, ＤＣ전압Ｖｏｐ을 기준으로서 하위전압값ＶＲＬ0∼ＶＲＬ(2^M-1)의 값을 각각 독립으로 설정할 수 있기 때문에, DＣ전압Ｖｏｐ을 최적화 함으로써, 한층 더 높은 정밀도의 출력을 얻을 수 있는 제어가 가능하다.

본 발명의 제3실시예에 의하면, 구간 톱 전압ＶＬｔ와 구간 보텀 전압ＶＬｂ의 공급이 불필요하여, 도 3의 ＶＬｔ단자, ＶＬｂ단자를 삭감할 수 있다.

또한, 하위 레지스터 스트링(46)을 별도로 설치하지 않기 때문에, 면적의 증대를 억제할 수 있다.

면적의 증대를 억제하는 것에 의해 각 배선 노드에 붙는 기생 용량의 증대를 억제할 수 있고, 변환 스피드의 열화를 억제하거나, 혹은 레지스터 스트링의 저항치를 상승시키는 것이 가능해지고, 보다 소비 전력을 삭감할 수 있다. 또한 하위 레지스터 스트링(46)을 달리 설치하는 필요가 없어지는 만큼, 저항을 흐르는 전류가 삭감되어, 보다 소비 전류가 삭감된다.

본 발명의 제4실시예에 의하면, 작은 면적의 트랜지스터로 치환되기 때문에, 성능에 영향을 주는 않고 D/A컨버터의 점유 면적을 삭감할 수 있다.

또한, 저내압의 트랜지스터는 소면적 때문에 기생 용량이 작아지고, 또 게이트 산화막도 얇기 때문에 스위치의 온 저항이 작아지게 되므로, 소기생 용량이고, 또한, 저저항의 스위치가 되어 변환 스피드가 저하하지 않을 뿐만 아니라, 오히려 향상할 수 있다고 하는 이점이 있다.

도 1은 레지스터 스트링형의 Ｄ/A컨버터의 기본 구성도다.

도 2는 본 발명의 실시예에 따른 액정표시 패널의 회로 블록도다.

도 3은 수평 드라이버의 블록도다.

도 4는 제1실시예에 관계되고, 구동 유닛의 일부를 상세하게 나타내는 회로도다.

도 5는 도 4의 회로의 동작 타이밍 차트다.

도 6은 제2실시예에 관계되고, 구동 유닛의 일부를 상세하게 나타내는 회로도다.

도 7은 도 6의 회로의 동작 타이밍 차트다.

도 8은 제3실시예의 레지스터 스트링을 도시한 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

1…액정표시 패널, 2…화소부, 3…수직 드라이버, 4…수평 드라이버, 4A…구동유닛, 41…데이터 입력 단자, 42…시프트 레지스터, 43…래치, 44…상위 셀렉터, 45…상위 레지스터 스트링, 46…하위 레지스터 스트링, 47…하위 셀렉터, 48…샘플 홀드 앰프, 49…데이터 출력 단자, 5…타이밍 제너레이터, 12-1∼12-4…데이터 선, ＲＥ…레지스터 소자, ＶＲｘ(x=0∼2^N-1)… 상위 전압값, ＶＲＬｘ(x=0∼2^M-1)…하위전압값, Ｖｔ…아날로그 상한값, Ｖｂ…아날로그 하한값.

Claims (11)

1. 입력하는 디지털 신호의 상위비트에 대응하는 복수의 상위전압값이 발생하는 상위 레지스터 스트링과,

   상기 디지털 신호의 하위 비트에 대응하는 복수의 하위전압값이 발생하는 하위 레지스터 스트링과,

   연산 증폭기와,

   상기 상위 레지스터 스트링에서 발생하는 상기 복수의 상위전압값으로부터, 상기 상위비트에 대응하는 하나의 상위전압값을 선택하고, 상기 연산증폭기의 한쪽 입력에 출력하는 상위 셀렉터와,

   상기 하위 레지스터 스트링에서 발생하는 상기 복수의 하위전압값으로부터, 상기 하위비트에 대응하는 하나의 하위전압값을 선택하고, 상기 연산증폭기의 다른쪽 입력에 출력하는 하위 셀렉터와,

   상기 상위 셀렉터의 출력에 접속되어 있는 제1스위치와,

   상기 제1스위치와 상기 연산증폭기의 한쪽 입력과의 사이에 접속되어 있는 상위 커패시터와,

   상기 상위 커패시터의 한쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제2스위치와,

   상기 상위 커패시터의 다른쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제3스위치와,

   상기 제1∼ 제3스위치를 제어하는 제어회로를 갖는 것을 특징으로 하는 디지털-아날로그 변환기.
2. 제 1 항에 있어서,

   상기 하위 셀렉터와 상기 연산증폭기의 상기 다른쪽 입력과의 사이에 하위 커패시터가 접속되고,

   상기 하위 커패시터와 상기 연산증폭기와의 접속 노드에, 상기 제어회로의 제어에 의해, 상기 연산증폭기의 상기 다른쪽 입력에 대하여 초기 직류전압을 설정할 때에 온 하는 제4스위치가 접속되어 있는 것을 특징으로 하는 디지털-아날로그 변환기.
3. 제 2 항에 있어서,

   상기 상위 커패시터와 상기 하위 커패시터의 각 용량값이, 커패시터와 상기 연산증폭기와의 접속 노드로부터 본 용량값이 동일하게 되도록 설정되어 있는 것을 특징으로 하는 디지털-아날로그 변환기.
4. 제 1 항에 있어서,

   상기 상위 레지스터 스트링이, 최대전압과 최소전압이 양단에 인가되는, 복수의 상위 레지스터 소자의 직렬접속체를 포함하고,

   상기 하위 레지스터 스트링이, 상기 상위 레지스터 소자의 양단에 현출하는 구간전압과 등가의 전압이 양단에 인가되는, 복수의 하위 레지스터 소자의 직렬접속체를 포함하고,

   상기 상위 셀렉터가, 상기 상위 레지스터 소자간의 모든 접속 노드와, 상기 최대전압 또는 상기 최소전압의 공급 노드에 대하여, 노드마다 1개씩 접속되어 있는 복수 상위 셀렉트 스위치를 가지고,

   상기 하위 셀렉터가, 상기 하위 레지스터 소자끼리의 모든 접속 노드와, 상기 구간전압과 등가의 상기 전압의 공급 노드에 대하여, 노드마다 1개씩 접속되어 있는 복수의 하위 셀렉트 스위치를 가지고,

   상기 상위 셀렉트 스위치가 상기 최대전압을 취급 가능한 내압을 가지고,

   상기 하위 셀렉트 스위치가 상기 구간전압값의 최대전위를 취급 가능한 범위에서 상기 상위 셀렉트 스위치의 내압보다 작은 내압을 갖는 것을 특징으로 하는 디지털-아날로그 변환기.
5. 제 1 항에 있어서,

   상기 상위 레지스터 스트링이, 최대전압과 최소전압이 양단에 인가되는, 복수의 상위 레지스터 소자의 직렬접속체를 포함하고,

   상기 하위 레지스터 스트링이, 상기 상위 레지스터 소자의 양단에 현출하는 구간전압과 등가의 전압이 양단에 인가되는, 복수의 하위 레지스터 소자의 직렬접속체를 포함하고,

   상기 복수의 상위 레지스터 소자 중 임의의 2개의 상위 레지스터 소자간에 상기 하위 레지스터 스트링이 삽입되고, 상기 상위 레지스터 스트링과 상기 하위 레지스터 스트링이 1개의 직렬접속체를 형성하고 있는 것을 특징으로 하는 디지털-아날로그 변환기.
6. 제 5 항에 있어서,

   상기 하위 레지스터 스트링의 삽입 위치가, 상기 상위 레지스터 스트링의 어느 한쪽 끝의 상기 상위 레지스터 소자와, 다음 상위 레지스터 소자와의 사이인 것을 특징으로 하는 디지털-아날로그 변환기.
7. 제 5 항 또는 제 6 항에 있어서,

   상기 상위 셀렉터가, 상기 상위 레지스터 소자간의 모든 접속 노드와, 상기 최대전압 또는 상기 최소전압의 공급 노드에 대하여, 노드마다 1개씩 접속되어 있는 복수의 상위 셀렉트 스위치를 가지고,

   상기 하위 셀렉터가, 상기 하위 레지스터 소자끼리의 모든 접속 노드와, 상 기 구간전압과 등가의 상기 전압의 공급 노드에 대하여, 노드마다 1개씩 접속되어 있는 복수의 하위 셀렉트 스위치를 가지고,

   상기 상위 셀렉트 스위치가 상기 최대전압을 취급 가능한 내압을 가지고,

   상기 하위 셀렉트 스위치가 상기 상위 레지스터 스트링에 대한 상기 하위 레지스터 스트링의 삽입 위치에서의 최대전위를 취급 가능한 범위에서 상기 상위 셀렉트 스위치의 내압보다 작은 내압을 갖는 것을 특징으로 하는 디지털-아날로그 변환기.
8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   소정 비트의 디지털 신호가 순차 입력되는 복수의 유닛마다, 상기 연산증폭기와 상기 제1∼ 제3스위치를 포함하는 샘플 홀드 가산기와, 상기 상위 셀렉터와, 상기 하위 셀렉터가 설치되고,

   상기 상위 레지스터 스트링과 상기 하위 레지스터 스트링이, 복수의 상기 유닛에 공통으로 설치되어 있는 것을 특징으로 하는 디지털-아날로그 변환기.
9. 전압구동의 화소가 매트릭스 모양으로 다수 배열되어 있는 화소부와,

   상기 화소부의 화소열마다 설치되는 복수의 신호 선과,

   상기 복수의 신호 선마다 1개씩 설치되는 복수의 구동 유닛과,

   상기 복수의 구동 유닛에 공통으로 설치되고, 입력하는 디지털 영상신호의 상위비트에 대응하는 복수의 상위전압값이 발생하는 상위 레지스터 스트링과,

   상기 복수의 구동 유닛에 공통으로 설치되고, 상기 디지털 영상신호의 하위 비트에 대응하는 복수의 하위전압값이 발생하는 하위 레지스터 스트링을 구비하고,

   상기 복수의 구동 유닛의 각각이,

   연산증폭기와,

   상기 상위 레지스터 스트링에서 발생하는 상기 복수의 상위전압값으로부터, 상기 상위비트에 대응하는 하나의 상위전압값을 선택하고, 상기 연산증폭기의 한쪽 입력에 출력하는 상위 셀렉터와,

   상기 하위 레지스터 스트링에서 발생하는 상기 복수의 하위전압값으로부터, 상기 하위 비트에 대응하는 하나의 하위전압값을 선택하고, 상기 연산증폭기의 다른쪽 입력에 출력하는 하위 셀렉터와,

   상기 상위 셀렉터의 출력에 접속되어 있는 제1스위치와,

   상기 제1스위치와 상기 연산 증폭기의 한쪽 입력과의 사이에 접속되어 있는 상위 커패시터와,

   상기 상위 커패시터의 한쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제2스위치와,

   상기 상위 커패시터의 다른쪽 전극과 상기 연산증폭기의 출력과의 사이에 접속되어 있는 제3스위치를 포함하고,

   상기 제1∼ 제3스위치를 제어하는 제어회로를 더 포함한 것을 특징으로 하는 영상표시장치.
10. 제 9 항에 있어서,

    상기 각 구동 유닛에 있어서, 상기 하위 셀렉터와 상기 연산증폭기의 상기 다른쪽 입력과의 사이에 하위 커패시터가 접속되고,

    상기 각 구동 유닛에 있어서, 상기 하위 커패시터와 상기 연산증폭기와의 접속 노드에, 상기 제어회로의 제어에 의해, 상기 연산증폭기의 상기 다른쪽 입력에 대하여 초기 직류전압을 설정할 때에 온 하는 제4스위치가 접속되어 있는 것을 특징으로 하는 영상표시장치.
11. 제 10 항에 있어서,

    상기 상위 커패시터와 상기 하위 커패시터의 각 용량값이, 커패시터와 상기 연산증폭기와의 접속 노드로부터 본 용량값이 동일하게 되도록 설정되어 있는 것을 특징으로 하는 영상표시장치.

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