JPH06152420A - アナログ／ディジタル変換器 - Google Patents
アナログ／ディジタル変換器Info
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- JPH06152420A JPH06152420A JP4297522A JP29752292A JPH06152420A JP H06152420 A JPH06152420 A JP H06152420A JP 4297522 A JP4297522 A JP 4297522A JP 29752292 A JP29752292 A JP 29752292A JP H06152420 A JPH06152420 A JP H06152420A
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】抵抗ストリング型Ａ／Ｄ変換器において、ビッ
ト数が増加してもペレット面積の拡大を抑えることにあ
る。 【構成】Ｍビットの抵抗ストリング型Ｄ／Ａ変換器１
と、このＤ／Ａ変換器１の抵抗ストリングの任意の単位
抵抗Ｒの両端ａ，ｂの電圧を基準電圧とする電荷再配分
型のＮビットＤ／Ａ変換器５と、アナログ入力信号７を
サンプリングする容量１０が差動増幅器１２の一方の入
力端子２８へ接続され且つ他方の入力端子２９にはＮビ
ットのＤ／Ａ変換器５の出力が接続された比較器２と、
この比較器２の出力を記憶する逐次比較レジスタ３と、
この逐次比較レジスタ３の出力によりそれぞれＤ／Ａ変
換器１，５を制御するスイッチ制御回路４，６とを有す
る。このように、比較器２に差動増幅器１２を用い、さ
らにＮビットのＤ／Ａ変換器５を抵抗ストリング型から
電荷再配分型へ変えることにより、素子数と面積を大幅
に減少させることが可能になる。
ト数が増加してもペレット面積の拡大を抑えることにあ
る。 【構成】Ｍビットの抵抗ストリング型Ｄ／Ａ変換器１
と、このＤ／Ａ変換器１の抵抗ストリングの任意の単位
抵抗Ｒの両端ａ，ｂの電圧を基準電圧とする電荷再配分
型のＮビットＤ／Ａ変換器５と、アナログ入力信号７を
サンプリングする容量１０が差動増幅器１２の一方の入
力端子２８へ接続され且つ他方の入力端子２９にはＮビ
ットのＤ／Ａ変換器５の出力が接続された比較器２と、
この比較器２の出力を記憶する逐次比較レジスタ３と、
この逐次比較レジスタ３の出力によりそれぞれＤ／Ａ変
換器１，５を制御するスイッチ制御回路４，６とを有す
る。このように、比較器２に差動増幅器１２を用い、さ
らにＮビットのＤ／Ａ変換器５を抵抗ストリング型から
電荷再配分型へ変えることにより、素子数と面積を大幅
に減少させることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ／ディジタル変
換器に関し、特にＭＯＳ技術により作られるモノリシッ
クなアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器
と称す）に関する。
換器に関し、特にＭＯＳ技術により作られるモノリシッ
クなアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器
と称す）に関する。
【０００２】
【従来の技術】従来、ＭＯＳ技術によるＡ／Ｄ変換器と
しては、逐次比較型Ａ／Ｄ変換器が知られている。
しては、逐次比較型Ａ／Ｄ変換器が知られている。
【０００３】図４はかかる従来の一例を示す逐次比較型
Ａ／Ｄ変換器の構成図である。図４に示すように、従来
の逐次比較型Ａ／Ｄ変換器は、抵抗ストリング型ディジ
タル／アナログ変換器（以下、Ｄ／Ａ変換器と称す）１
を内蔵したものが良く知られている。この抵抗ストリン
グ型Ｄ／Ａ変換器１を備えたＡ／Ｄ変換器は、スイッチ
８，９を介しアナログ入力７およびＤ／Ａ変換器１の出
力を順次比較する比較器２と、この比較器２の出力を記
憶する逐次比較レジスタ３と、この逐次比較レジスタ３
の出力に基ずきＤ／Ａ変換器１の各スイッチを制御する
スイッチ制御回路４とを有している。かかるＡ／Ｄ変換
器は単調増加性を確保しやすいという特徴を備えている
反面、ビット数が増えた場合にはチップ面積が増大して
しまう。すなわち、Ｎビットの場合、２N 個の抵抗と
（２N+1 −２）個のスイッチとを必要とし、ビット数が
増加するに基ずきチップ面積が非常に大きくなるという
問題がある。
Ａ／Ｄ変換器の構成図である。図４に示すように、従来
の逐次比較型Ａ／Ｄ変換器は、抵抗ストリング型ディジ
タル／アナログ変換器（以下、Ｄ／Ａ変換器と称す）１
を内蔵したものが良く知られている。この抵抗ストリン
グ型Ｄ／Ａ変換器１を備えたＡ／Ｄ変換器は、スイッチ
８，９を介しアナログ入力７およびＤ／Ａ変換器１の出
力を順次比較する比較器２と、この比較器２の出力を記
憶する逐次比較レジスタ３と、この逐次比較レジスタ３
の出力に基ずきＤ／Ａ変換器１の各スイッチを制御する
スイッチ制御回路４とを有している。かかるＡ／Ｄ変換
器は単調増加性を確保しやすいという特徴を備えている
反面、ビット数が増えた場合にはチップ面積が増大して
しまう。すなわち、Ｎビットの場合、２N 個の抵抗と
（２N+1 −２）個のスイッチとを必要とし、ビット数が
増加するに基ずきチップ面積が非常に大きくなるという
問題がある。
【０００４】そこで、抵抗ストリング方式の特徴を備
え、しかもチップ面積の増大を抑えた回路構成のＡ／Ｄ
変換器が検討されている。
え、しかもチップ面積の増大を抑えた回路構成のＡ／Ｄ
変換器が検討されている。
【０００５】図５はかかる従来の他の例を示すＡ／Ｄ変
換器の構成図である。図５に示すように、このＡ／Ｄ変
換器は単位抵抗Ｒによりストリングを形成したＭビット
のＤ／Ａ変換器１と、抵抗Ｒ／２N を直列接続したＮビ
ットのＤ／Ａ変換器５と、容量１０，スイッチ１１およ
び差動増幅器１２によって構成される比較器２と、逐次
比較レジスタ３と、この逐次比較レジスタ３の出力によ
りＤ／Ａ変換器１および５のスイッチを制御するととも
にＤ／Ａ変換器１，５の出力をそれぞれ出力線１３，１
４を介して比較器２へ導く第１，第２のスイッチ制御回
路４及び６とから構成されている。このｎ（＝Ｍ＋Ｎ）
ビットのＡ／Ｄ変換器は、従来の単純な抵抗ストリング
方式のｎビットのＡ／Ｄ変換器に比べ、約１／２N の個
数の抵抗とスイッチで構成される。
換器の構成図である。図５に示すように、このＡ／Ｄ変
換器は単位抵抗Ｒによりストリングを形成したＭビット
のＤ／Ａ変換器１と、抵抗Ｒ／２N を直列接続したＮビ
ットのＤ／Ａ変換器５と、容量１０，スイッチ１１およ
び差動増幅器１２によって構成される比較器２と、逐次
比較レジスタ３と、この逐次比較レジスタ３の出力によ
りＤ／Ａ変換器１および５のスイッチを制御するととも
にＤ／Ａ変換器１，５の出力をそれぞれ出力線１３，１
４を介して比較器２へ導く第１，第２のスイッチ制御回
路４及び６とから構成されている。このｎ（＝Ｍ＋Ｎ）
ビットのＡ／Ｄ変換器は、従来の単純な抵抗ストリング
方式のｎビットのＡ／Ｄ変換器に比べ、約１／２N の個
数の抵抗とスイッチで構成される。
【０００６】図６は図５に示す第２のＤ／Ａ変換器の詳
細な回路図である。図６に示すように、第２のＤ／Ａ変
換器５は単位抵抗Ｒを２N 個並列に接続して構成され
る。
細な回路図である。図６に示すように、第２のＤ／Ａ変
換器５は単位抵抗Ｒを２N 個並列に接続して構成され
る。
【０００７】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換器は、より高精度化をしようとすると、Ｎビットの
第２のＤ／Ａ変換器の分解能を高める必要がある。この
第２のＤ／Ａ変換器の構成は、単位抵抗Ｒを２N 個並列
に接続することが考えられるが、Ｎが大きくなるにつれ
てチップ面積が増大するという欠点がある。
変換器は、より高精度化をしようとすると、Ｎビットの
第２のＤ／Ａ変換器の分解能を高める必要がある。この
第２のＤ／Ａ変換器の構成は、単位抵抗Ｒを２N 個並列
に接続することが考えられるが、Ｎが大きくなるにつれ
てチップ面積が増大するという欠点がある。
【０００８】本発明の目的は、かかる変換ビット数が増
えても、回路面積の増大を抑制することのできるＡ／Ｄ
変換器を提供することにある。
えても、回路面積の増大を抑制することのできるＡ／Ｄ
変換器を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、単位抵抗を直列に接続した第１の抵抗列および前記
第１の抵抗列の各タップを選択し且つアナログ入力信号
と比較される基準になるＭ（Ｍは自然数）ビットの第１
の出力信号を発生するための複数個の第１のスイッチ手
段を備えた第１のディジタル／アナログ変換器と、前記
第１の抵抗列中の任意の単位抵抗の両端の電圧を基準電
圧として供給する手段と、Ｎ（Ｎは自然数）ビットの重
み付け容量素子と前記重み付け容量素子を選択的に前記
基準電圧として前記供給する手段へ接続する第２のスイ
ッチ手段を備えた第２のディジタル／アナログ変換器
と、前記アナログ入力信号と前記第１及び第２のディジ
タル／アナログ変換器の出力信号を比較する比較器と、
前記比較器の出力に応じて前記第１及び第２のディジタ
ル／アナログ変換器を制御するための第１及び第２の制
御回路とを備え、（Ｍ＋Ｎ）ビットのうち上位Ｍビット
は前記第１のディジタル／アナログ変換器の出力信号に
より、下位Ｎビットは前記第２のディジタル／アナログ
変換器の出力信号によりそれぞれアナログ／ディジタル
変換を行うように構成される。
は、単位抵抗を直列に接続した第１の抵抗列および前記
第１の抵抗列の各タップを選択し且つアナログ入力信号
と比較される基準になるＭ（Ｍは自然数）ビットの第１
の出力信号を発生するための複数個の第１のスイッチ手
段を備えた第１のディジタル／アナログ変換器と、前記
第１の抵抗列中の任意の単位抵抗の両端の電圧を基準電
圧として供給する手段と、Ｎ（Ｎは自然数）ビットの重
み付け容量素子と前記重み付け容量素子を選択的に前記
基準電圧として前記供給する手段へ接続する第２のスイ
ッチ手段を備えた第２のディジタル／アナログ変換器
と、前記アナログ入力信号と前記第１及び第２のディジ
タル／アナログ変換器の出力信号を比較する比較器と、
前記比較器の出力に応じて前記第１及び第２のディジタ
ル／アナログ変換器を制御するための第１及び第２の制
御回路とを備え、（Ｍ＋Ｎ）ビットのうち上位Ｍビット
は前記第１のディジタル／アナログ変換器の出力信号に
より、下位Ｎビットは前記第２のディジタル／アナログ
変換器の出力信号によりそれぞれアナログ／ディジタル
変換を行うように構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＡ／Ｄ変換
器の構成図である。図１において、本実施例のＡ／Ｄ変
換器は、第１および第２のＤ／Ａ変換器１および５と、
これらを制御する第１および第２のスイッチ制御回路４
および６と、アナログ入力７および第２のＤ／Ａ変換器
５の出力１４を差動増幅器１２等を用いて比較する比較
器２と、比較器２の出力を記憶し第１，第２のスイッチ
制御回路４，６を制御する逐次比較レジスタ３とを備え
ている。
て説明する。図１は本発明の一実施例を示すＡ／Ｄ変換
器の構成図である。図１において、本実施例のＡ／Ｄ変
換器は、第１および第２のＤ／Ａ変換器１および５と、
これらを制御する第１および第２のスイッチ制御回路４
および６と、アナログ入力７および第２のＤ／Ａ変換器
５の出力１４を差動増幅器１２等を用いて比較する比較
器２と、比較器２の出力を記憶し第１，第２のスイッチ
制御回路４，６を制御する逐次比較レジスタ３とを備え
ている。
【００１１】このうち、第１のＤ／Ａ変換器１は単位抵
抗Ｒを基準電圧ＶREF およびグランド間に直列に接続
し、単位抵抗Ｒによる分圧電圧を取り出すためのスイッ
チ（図示省略）を含んでいる。また、第１のスイッチ制
御回路４はこのスイッチを制御するとともに、第１のＤ
／Ａ変換器１の出力電圧を出力線１３により比較器２へ
導く。第２のＤ／Ａ変換器５は第１のＤ／Ａ変換器１の
抵抗列の中の１つの単位抵抗Ｒの両端ａ，ｂ間を第１及
び第２の基準電圧入力とし、バイナリーに重み付けされ
た容量Ｃ〜２N Ｃとこれらの容量を選択的に第１及び第
２の基準電圧へ接続するスイッチによって構成される。
また、第２のスイッチ制御回路６は逐次比較レジスタ３
からの制御により第２のＤ／Ａ変換器５のスイッチを制
御する。比較器２は容量１０，スイッチ１１および前述
した差動増幅器１２によって構成される。逐次比較レジ
スタ３は比較器２の比較結果に応じて第１及び第２のス
イッチ制御回路４，６を制御する。また、アナログ入力
信号７と第１のＤ／Ａ変換器１の出力はそれぞれスイッ
チ８及び９を介して容量１０へ供給され、第２のＤ／Ａ
変換器５の出力１４は差動増幅器１２の一方の入力へ供
給される。
抗Ｒを基準電圧ＶREF およびグランド間に直列に接続
し、単位抵抗Ｒによる分圧電圧を取り出すためのスイッ
チ（図示省略）を含んでいる。また、第１のスイッチ制
御回路４はこのスイッチを制御するとともに、第１のＤ
／Ａ変換器１の出力電圧を出力線１３により比較器２へ
導く。第２のＤ／Ａ変換器５は第１のＤ／Ａ変換器１の
抵抗列の中の１つの単位抵抗Ｒの両端ａ，ｂ間を第１及
び第２の基準電圧入力とし、バイナリーに重み付けされ
た容量Ｃ〜２N Ｃとこれらの容量を選択的に第１及び第
２の基準電圧へ接続するスイッチによって構成される。
また、第２のスイッチ制御回路６は逐次比較レジスタ３
からの制御により第２のＤ／Ａ変換器５のスイッチを制
御する。比較器２は容量１０，スイッチ１１および前述
した差動増幅器１２によって構成される。逐次比較レジ
スタ３は比較器２の比較結果に応じて第１及び第２のス
イッチ制御回路４，６を制御する。また、アナログ入力
信号７と第１のＤ／Ａ変換器１の出力はそれぞれスイッ
チ８及び９を介して容量１０へ供給され、第２のＤ／Ａ
変換器５の出力１４は差動増幅器１２の一方の入力へ供
給される。
【００１２】図２は図１に示す第１及び第２のＤ／Ａ変
換器の詳細な回路図である。図２に示すように、ここで
の第１のＤ／Ａ変換器１は４ビット（Ｍ＝４），第２の
Ｄ／Ａ変換器５は２ビット（Ｎ＝２）である。また、こ
の第１のＤ／Ａ変換器１は抵抗値Ｒの１６個の単位抵抗
を備え、各単位抵抗の接続点にスイッチ用トランジスタ
を接続している。これら各スイッチトランジスタは第１
のスイッチ制御回路４からの信号に応答して動作し、抵
抗列の分圧電圧を出力線１３へ出力する。しかも、この
第１のＤ／Ａ変換器１の抵抗列の中点ａ及びその隣りの
接続点ｂから導出された信号線１５及び１６は、第２の
Ｄ／Ａ変換器５の基準電圧Ｖａ及びＶｂを供給する。
換器の詳細な回路図である。図２に示すように、ここで
の第１のＤ／Ａ変換器１は４ビット（Ｍ＝４），第２の
Ｄ／Ａ変換器５は２ビット（Ｎ＝２）である。また、こ
の第１のＤ／Ａ変換器１は抵抗値Ｒの１６個の単位抵抗
を備え、各単位抵抗の接続点にスイッチ用トランジスタ
を接続している。これら各スイッチトランジスタは第１
のスイッチ制御回路４からの信号に応答して動作し、抵
抗列の分圧電圧を出力線１３へ出力する。しかも、この
第１のＤ／Ａ変換器１の抵抗列の中点ａ及びその隣りの
接続点ｂから導出された信号線１５及び１６は、第２の
Ｄ／Ａ変換器５の基準電圧Ｖａ及びＶｂを供給する。
【００１３】一方、第２のＤ／Ａ変換器５は、スイッチ
１７〜２１と、一方の電極が出力線１４に接続され且つ
もう一方の電極がスイッチ１７〜２０および信号線１６
に接続される重み付け容量２４，２５および２６とを有
する。これらスイッチ１７〜２１は第２のスイッチ制御
回路６の信号に応じて切り換わる。
１７〜２１と、一方の電極が出力線１４に接続され且つ
もう一方の電極がスイッチ１７〜２０および信号線１６
に接続される重み付け容量２４，２５および２６とを有
する。これらスイッチ１７〜２１は第２のスイッチ制御
回路６の信号に応じて切り換わる。
【００１４】以下、本実施例の動作等を中心に図１およ
び図２を用いて説明する。まず、アナログ入力端子７に
入力されたアナログ信号Ｖx はスイッチを介してサンプ
リングされる。このとき、スイッチ１１，２１がオンし
ており、容量１０の他方の電極は第１のＤ／Ａ変換器１
の抵抗列の中点（図中のａ点）に接続される。すなわ
ち、容量１０はＶREF ／２の電圧でバイアスされる。さ
らに、スイッチ８，１１がオンし、スイッチ９がオンす
ると、容量１０には、Ｃ0 （Ｖx −ＶREF ／２）の電荷
が保持される。ここに、Ｃ0 は容量１０の容量値を示
す。このようにして、容量１０には逐次比較動作の間、
アナログ入力信号が保持されている。
び図２を用いて説明する。まず、アナログ入力端子７に
入力されたアナログ信号Ｖx はスイッチを介してサンプ
リングされる。このとき、スイッチ１１，２１がオンし
ており、容量１０の他方の電極は第１のＤ／Ａ変換器１
の抵抗列の中点（図中のａ点）に接続される。すなわ
ち、容量１０はＶREF ／２の電圧でバイアスされる。さ
らに、スイッチ８，１１がオンし、スイッチ９がオンす
ると、容量１０には、Ｃ0 （Ｖx −ＶREF ／２）の電荷
が保持される。ここに、Ｃ0 は容量１０の容量値を示
す。このようにして、容量１０には逐次比較動作の間、
アナログ入力信号が保持されている。
【００１５】次に、逐次比較動作において、最初にＶ
REF ／２電圧と入力信号電圧Ｖx とを比較するために、
逐次比較レジスタ３は第１，第２のスイッチ制御回路
４，６へ制御信号を送出する。この制御信号によって出
力線１３へ中点（ａ点）の電圧ＶREF ／２が出力され
る。ここで、入力アナログ信号Ｖx がＶREF ／２より大
きい場合には、比較器２の出力に応じて逐次比較レジス
タ３のＭＳＢに“１”がセットされると同時に、逐次比
較レジスタ３は第１のＤ／Ａ変換器１が（３／４）Ｖ
REF を出力するように制御信号を第１のスイッチ制御回
路４へ送出する。一方、入力アナログ信号Ｖx がＶREF
／２より小さい場合には、逐次比較レジスタ３のＭＳＢ
には“０”がセットされ、同時に逐次比較レジスタ３は
第１のＤ／Ａ変換器１が（１／４）ＶREF を出力するよ
うに制御信号を第１のスイッチ制御回路４へ送出する。
REF ／２電圧と入力信号電圧Ｖx とを比較するために、
逐次比較レジスタ３は第１，第２のスイッチ制御回路
４，６へ制御信号を送出する。この制御信号によって出
力線１３へ中点（ａ点）の電圧ＶREF ／２が出力され
る。ここで、入力アナログ信号Ｖx がＶREF ／２より大
きい場合には、比較器２の出力に応じて逐次比較レジス
タ３のＭＳＢに“１”がセットされると同時に、逐次比
較レジスタ３は第１のＤ／Ａ変換器１が（３／４）Ｖ
REF を出力するように制御信号を第１のスイッチ制御回
路４へ送出する。一方、入力アナログ信号Ｖx がＶREF
／２より小さい場合には、逐次比較レジスタ３のＭＳＢ
には“０”がセットされ、同時に逐次比較レジスタ３は
第１のＤ／Ａ変換器１が（１／４）ＶREF を出力するよ
うに制御信号を第１のスイッチ制御回路４へ送出する。
【００１６】このようにして、これらの逐次比較動作を
繰返すと、上位４ビットのディジタル値が決定され、逐
次比較レジスタ３に保持される。
繰返すと、上位４ビットのディジタル値が決定され、逐
次比較レジスタ３に保持される。
【００１７】次に、上位４ビットの比較動作における差
動増幅器１２の第１の入力端子２８の電圧変化について
説明する。この電圧変化は、次の（１）式で表わすこと
ができる。
動増幅器１２の第１の入力端子２８の電圧変化について
説明する。この電圧変化は、次の（１）式で表わすこと
ができる。
【００１８】
【００１９】ここに、Ｄ1 ，Ｄ2 ，Ｄ3 およびＤ4 はそ
れぞれＭＳＢ，第２ビット，第３ビット及び第４ビット
のディジタル値を表わし、その値は“０”か“１”の値
をとる。この値は残り下位２ビットの比較が終わるま
で、逐次比較レジスタ３に保持される。また、比較器２
の差動増幅器１２における第２の入力端子２９の電圧Ｖ
（２９）は、上位４ビットの比較が終わるまで図２のス
イッチ２１をオンさせることにより、ＶREF ／２にバイ
アスされている。
れぞれＭＳＢ，第２ビット，第３ビット及び第４ビット
のディジタル値を表わし、その値は“０”か“１”の値
をとる。この値は残り下位２ビットの比較が終わるま
で、逐次比較レジスタ３に保持される。また、比較器２
の差動増幅器１２における第２の入力端子２９の電圧Ｖ
（２９）は、上位４ビットの比較が終わるまで図２のス
イッチ２１をオンさせることにより、ＶREF ／２にバイ
アスされている。
【００２０】次に、下位２ビットの逐次比較を行う。こ
の下位２ビットの逐次比較は、第２のＤ／Ａ変換器５の
出力が差動増幅器１２の第２の入力端子２９へ供給され
ることにより行われる。前述した上位４ビットの比較期
間においては、スイッチ１７，１９及び２１がオンし、
スイッチ１８と２０がオフしている。この状態において
は、容量２４，２５及び２６の合成容量４Ｃに４Ｃ（Ｖ
ａ−Ｖｂ）なる電荷がチャージされている。尚、Ｖａは
第１のＤ／Ａ変換器１のａ点の電圧であり、Ｖｂはｂ点
の電圧を表わす。
の下位２ビットの逐次比較は、第２のＤ／Ａ変換器５の
出力が差動増幅器１２の第２の入力端子２９へ供給され
ることにより行われる。前述した上位４ビットの比較期
間においては、スイッチ１７，１９及び２１がオンし、
スイッチ１８と２０がオフしている。この状態において
は、容量２４，２５及び２６の合成容量４Ｃに４Ｃ（Ｖ
ａ−Ｖｂ）なる電荷がチャージされている。尚、Ｖａは
第１のＤ／Ａ変換器１のａ点の電圧であり、Ｖｂはｂ点
の電圧を表わす。
【００２１】そこで、第４ビットの比較において、Ｖ
（２８）＞Ｖ（２９）であれば、第４ビットのディジタ
ル値Ｄ2 は“０”がセットされるので、スイッチ１８と
１９がオンし、スイッチ１７，２０及び２１はオフす
る。これにより、容量にチャージされた電荷の再配分が
行われ、結果として出力線１４には、
（２８）＞Ｖ（２９）であれば、第４ビットのディジタ
ル値Ｄ2 は“０”がセットされるので、スイッチ１８と
１９がオンし、スイッチ１７，２０及び２１はオフす
る。これにより、容量にチャージされた電荷の再配分が
行われ、結果として出力線１４には、
【００２２】
【００２３】（２）式で表わす電圧が発生する。従っ
て、第５ビットの比較は次の（３）式で表わすことがで
きる。
て、第５ビットの比較は次の（３）式で表わすことがで
きる。
【００２４】
【００２５】ここに、Ｄ5 は第５ビットの比較結果を表
わし、もしＶ（２８）＞Ｖ（２９）であれば“０”がセ
ットされる。逆に、Ｖ（２８）＜Ｖ（２９）であれば
“１”がセットされる。
わし、もしＶ（２８）＞Ｖ（２９）であれば“０”がセ
ットされる。逆に、Ｖ（２８）＜Ｖ（２９）であれば
“１”がセットされる。
【００２６】次に、ＬＳＢの比較が行なわれる。もし、
Ｄ5 が“０”であればスイッチ１７と２０がオンし、ス
イッチ１８，１９及び２１はオフする。このとき、出力
線１４には、Ｖａ−｛（Ｖｂ−Ｖａ）／４｝＝（ＶREF
／２）−（ＶREF ／２6 ）の電圧が発生する。従って、
ＬＳＢの比較は次の（４）式で表わされる。
Ｄ5 が“０”であればスイッチ１７と２０がオンし、ス
イッチ１８，１９及び２１はオフする。このとき、出力
線１４には、Ｖａ−｛（Ｖｂ−Ｖａ）／４｝＝（ＶREF
／２）−（ＶREF ／２6 ）の電圧が発生する。従って、
ＬＳＢの比較は次の（４）式で表わされる。
【００２７】
【００２８】一方、Ｄ5 が“１”のときは、スイッチ１
８と２０がオンし、スイッチ１７，１９及び２１はオフ
する。このときの出力線１４には、Ｖａ−｛３（Ｖｂ−
Ｖａ）／４｝＝（ＶREF ／２）−（３ＶREF ／２6 ）の
電圧が発生する。従って、ＬＳＢの比較は次の（５）式
で表わされる。
８と２０がオンし、スイッチ１７，１９及び２１はオフ
する。このときの出力線１４には、Ｖａ−｛３（Ｖｂ−
Ｖａ）／４｝＝（ＶREF ／２）−（３ＶREF ／２6 ）の
電圧が発生する。従って、ＬＳＢの比較は次の（５）式
で表わされる。
【００２９】
【００３０】ここに、Ｄ6 はＬＳＢの比較結果を表わ
し、もしＶ（２８）＞Ｖ（２９）ならば“０”にセット
され、Ｖ（２８）＜Ｖ（２９）ならば“１”にセットさ
れる。
し、もしＶ（２８）＞Ｖ（２９）ならば“０”にセット
され、Ｖ（２８）＜Ｖ（２９）ならば“１”にセットさ
れる。
【００３１】以上のようにして、アナログ入力信号Ｖx
のディジタル変換値Ｄ1 ，Ｄ2 ，…，Ｄ6 が決定され
る。
のディジタル変換値Ｄ1 ，Ｄ2 ，…，Ｄ6 が決定され
る。
【００３２】図３は本発明の他の実施例を説明するため
の第１，第２のＤ／Ａ変換器を中心とする回路図であ
る。図３に示すように、本実施例は第１のＤ／Ａ変換器
１の抵抗列の接続点ａ，ｂにバッファ増幅器３０，３１
を介して第２のＤ／Ａ変換器５の基準電圧供給線１５，
１６を接続している。これらのバッファ増幅器３０，３
１により、基準電圧源の出力抵抗が下がるため、重み付
け容量による電荷再配分に要する時間が短かくなり、よ
り高速の変換が可能になる。また、バッファ増幅器３
０，３１のオフセット電圧が精度に対して心配される
が、これらのバッファ増幅器３０，３１の整合性を良く
レイアウトすることにより相殺されるので、実質的な影
響はない。
の第１，第２のＤ／Ａ変換器を中心とする回路図であ
る。図３に示すように、本実施例は第１のＤ／Ａ変換器
１の抵抗列の接続点ａ，ｂにバッファ増幅器３０，３１
を介して第２のＤ／Ａ変換器５の基準電圧供給線１５，
１６を接続している。これらのバッファ増幅器３０，３
１により、基準電圧源の出力抵抗が下がるため、重み付
け容量による電荷再配分に要する時間が短かくなり、よ
り高速の変換が可能になる。また、バッファ増幅器３
０，３１のオフセット電圧が精度に対して心配される
が、これらのバッファ増幅器３０，３１の整合性を良く
レイアウトすることにより相殺されるので、実質的な影
響はない。
【００３３】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器は第２のＡ／Ｄ変換器の面積を増大することなく、
高ビット且つ高精度を達成することができるという効果
がある。例えば、Ｎビットの第２のＤ／Ａ変換器を従来
技術で構成しようとした場合、２2N個の単位抵抗と２N
個のスイッチを必要とするが、本発明によれば、わずか
２N Ｃの容量と２N 個のスイッチで済む。このことは単
位抵抗と単位容量を同じ面積と仮定しても、本発明によ
れば１／２N の面積に低減されることを示している。
換器は第２のＡ／Ｄ変換器の面積を増大することなく、
高ビット且つ高精度を達成することができるという効果
がある。例えば、Ｎビットの第２のＤ／Ａ変換器を従来
技術で構成しようとした場合、２2N個の単位抵抗と２N
個のスイッチを必要とするが、本発明によれば、わずか
２N Ｃの容量と２N 個のスイッチで済む。このことは単
位抵抗と単位容量を同じ面積と仮定しても、本発明によ
れば１／２N の面積に低減されることを示している。
【００３４】このように、本発明によれば、ペレット面
積を拡大することなしに、高ビット且つ高精度で、しか
も低コストなモノリシック化に好適なＡ／Ｄ変換器を得
ることができる。
積を拡大することなしに、高ビット且つ高精度で、しか
も低コストなモノリシック化に好適なＡ／Ｄ変換器を得
ることができる。
【図１】本発明の一実施例を示すＡ／Ｄ変換器の構成図
である。
である。
【図２】図１に示す第１，第２のＤ／Ａ変換器の詳細な
回路図である。
回路図である。
【図３】本発明の他の実施例を説明するための第１，第
２のＤ／Ａ変換器を中心とする回路図である。
２のＤ／Ａ変換器を中心とする回路図である。
【図４】従来の一例を示すＡ／Ｄ変換器の構成図であ
る。
る。
【図５】従来の他の例を示すＡ／Ｄ変換器の構成図であ
る。
る。
【図６】図５に示す第２のＤ／Ａ変換器の詳細な回路図
である。
である。
１ 第１のＤ／Ａ変換器 ２ 比較器 ３ 逐次比較レジスタ ４，６ スイッチ制御回路 ５ 第２のＤ／Ａ変換器 ７ アナログ入力端子 ８，９，１１，１７〜２１ スイッチ １０，２４〜２６ 容量 １２ 差動増幅器 ３０，３１ バッファ増幅器
Claims (4)
- 【請求項１】 単位抵抗を直列に接続した第１の抵抗列
および前記第１の抵抗列の各タップを選択し且つアナロ
グ入力信号と比較される基準になるＭ（Ｍは自然数）ビ
ットの第１の出力信号を発生するための複数個の第１の
スイッチ手段を備えた第１のディジタル／アナログ変換
器と、前記第１の抵抗列中の任意の単位抵抗の両端の電
圧を基準電圧として供給する手段と、Ｎ（Ｎは自然数）
ビットの重み付け容量素子と前記重み付け容量素子を選
択的に前記基準電圧として前記供給する手段へ接続する
第２のスイッチ手段を備えた第２のディジタル／アナロ
グ変換器と、前記アナログ入力信号と前記第１及び第２
のディジタル／アナログ変換器の出力信号を比較する比
較器と、前記比較器の出力に応じて前記第１及び第２の
ディジタル／アナログ変換器を制御するための第１及び
第２の制御回路とを備え、（Ｍ＋Ｎ）ビットのうち上位
Ｍビットは前記第１のディジタル／アナログ変換器の出
力信号により、下位Ｎビットは前記第２のディジタル／
アナログ変換器の出力信号によりそれぞれアナログ／デ
ィジタル変換を行うことを特徴とするアナログ／ディジ
タル変換器。 - 【請求項２】 前記第２のディジタル／アナログ変換器
は、基準電圧に前記第１の抵抗列の中の中央に位置する
単位抵抗の両端の電圧を用いる請求項１記載のアナログ
／ディジタル変換器。 - 【請求項３】 前記比較器は、入力信号をサンプル保持
する容量素子と、第１の入力端子に前記容量素子を接続
し且つ第２の入力端子に前記第２のディジタル／アナロ
グ変換器の出力を供給する差動増幅器と、前記差動増幅
器の第１および第２の入力端子間に接続したスイッチと
から構成される請求項１記載のアナログ／ディジタル変
換器。 - 【請求項４】 前記第２のディジタル／アナログ変換器
の基準電圧は、前記第１のディジタル／アナログ変換器
における前記第１の抵抗列中の任意の単位抵抗の両端電
圧を利得１のバッファ増幅器を介して供給される請求項
１記載のアナログ／ディジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297522A JPH06152420A (ja) | 1992-11-09 | 1992-11-09 | アナログ／ディジタル変換器 |
| US08/149,086 US5426431A (en) | 1992-11-09 | 1993-11-09 | Analog/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297522A JPH06152420A (ja) | 1992-11-09 | 1992-11-09 | アナログ／ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152420A true JPH06152420A (ja) | 1994-05-31 |
Family
ID=17847617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297522A Pending JPH06152420A (ja) | 1992-11-09 | 1992-11-09 | アナログ／ディジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5426431A (ja) |
| JP (1) | JPH06152420A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100316534B1 (ko) * | 1999-12-30 | 2001-12-12 | 박종섭 | 아날로그/디지털 변환기 |
| KR100499368B1 (ko) * | 1997-12-30 | 2005-09-14 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
| KR100528689B1 (ko) * | 1997-12-30 | 2006-01-27 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
| KR100660886B1 (ko) * | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 ｏｐ 앰프를 이용하는 디지털 아날로그 컨버터 |
| JP2007036877A (ja) * | 2005-07-28 | 2007-02-08 | Toshiba Corp | Ａ／ｄ変換器 |
| KR100723509B1 (ko) * | 2005-11-05 | 2007-05-30 | 삼성전자주식회사 | 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법 |
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| KR100845746B1 (ko) * | 2006-08-02 | 2008-07-11 | 삼성전자주식회사 | 면적을 최소화하는 디지털-아날로그 변환기 및 그것을포함하는 소스 드라이버 |
| JP2012253683A (ja) * | 2011-06-06 | 2012-12-20 | Fujitsu Ltd | Ａｄコンバータ、及び、電子装置 |
| US8358361B2 (en) | 2009-08-03 | 2013-01-22 | Curious Corporation | A/D converter unit for image sensor |
| CN110071722A (zh) * | 2019-04-25 | 2019-07-30 | 湖南品腾电子科技有限公司 | 电压缩放型逐次逼近数模转换电路 |
| WO2021120037A1 (zh) * | 2019-12-18 | 2021-06-24 | 华为技术有限公司 | 一种逐次逼近模数转换器及失配电压检测的方法 |
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| KR100318441B1 (ko) | 1997-12-30 | 2002-02-19 | 박종섭 | 아날로그-디지털변환장치및그변환방법 |
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1992
- 1992-11-09 JP JP4297522A patent/JPH06152420A/ja active Pending
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1993
- 1993-11-09 US US08/149,086 patent/US5426431A/en not_active Expired - Fee Related
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Also Published As
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| US5426431A (en) | 1995-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981110 |