WO2007074622A1

WO2007074622A1 - Ｄａ変換器およびそれを備えた表示装置

Info

Publication number: WO2007074622A1
Application number: PCT/JP2006/324538
Authority: WO
Inventors: Yasuyuki Ogawa
Original assignee: Sharp Kabushiki Kaisha
Priority date: 2005-12-26
Filing date: 2006-12-08
Publication date: 2007-07-05

Abstract

　本発明は、入力デジタル信号に応じてアナログ電圧を出力するＤＡ変換器又はそれを備えた表示装置において入力デジタル信号のビット数の増大に伴う回路規模の増大を抑制することを目的とする。　表示部における第１データ信号線のそれぞれに対応してＤＡＣ１とＤＡＣ２が設けられる。各水平期間の前半でＤＡＣ１は、デジタル映像信号の上位６ビットに基づき第１階調基準電圧Ｖａ０～Ｖａ６３のいずれかを、スイッチ（ＳＷ１）を介して第１データ信号線（Ｌｓａｊ）に印加し、その信号線（Ｌｓｊ）との間に容量Ｃｓｓが形成された第２データ信号線（Ｌｓｂｊ）はスイッチ（ＳＷ３）を介して接地される。各水平期間の後半でＤＡＣ２は、デジタル映像信号の下位２ビットに基づき第２階調基準電圧Ｖｂ０～Ｖｂ４のいずれかを、スイッチ（ＳＷ２）を介して第２データ信号線（Ｌｓｂｊ）に印加する。　本発明は、表示装置で使用されるＤＡ変換器に適する。

Description

明細書

DA変換器およびそれを備えた表示装置

技術分野

[0001] 本発明は、複数ビットからなるデジタル信号を入力信号として受け取り、複数の所定電圧から当該デジタル信号に応じて選択された電圧に基づきアナログ電圧を出力する DA変換器 (デジタルアナログ変換器)、および、そのような DA変換器を備えた表示装置に関する。

背景技術

[0002] 近年、表示装置において多階調化が進んでいる。入力映像信号としてデジタル信号を受け取り当該デジタル信号に基づき画像を表示する表示装置では、当該デジタル信号をアナログ映像信号に変換する DA変換器を備えており、多階調化が進むにしたがって当該 DA変の回路規模が増大する。

[0003] 例えば多階調表示を行う電圧制御型の表示装置である液晶表示装置は、複数の電圧を階調基準電圧として発生させる階調基準電圧発生器を備えると共に、入力映像信号としてのデジタル信号に応じて当該複数の階調基準電圧の中から選択された電圧をアナログ映像信号として出力する DA変を備えている。このような液晶表示装置では、表示部における複数のデータ信号線を駆動するためのデータ信号線駆動回路において、上記複数の階調基準電圧を伝達するために複数の電圧ラインが配設されると共に、データ信号線毎に当該複数の電圧ライン上の複数の階調基準電圧のいずれかを選択するセレクタが設けられている。上記 DA変換器は、このような複数の電圧ラインとデータ信号線毎に設けられたセレクタとから構成される。

[0004] このような構成の DA変^^では、入力されるデジタル信号のビット数が 1つ増える毎に、階調基準電圧を伝達するための電圧ライン (以下「階調基準電圧ライン」と、う )の数が 2倍となり、それに応じて各セレクタの回路規模も増大する。すなわち、データ信号線駆動回路内の DA変換器にぉ、て、入力デジタル信号のビット数が 6の場合には 64本の階調基準電圧ラインが配設されるのに対し、入力デジタル信号のビット数が 8となった場合 (ビット数が 2増力！]した場合）には 256本の階調基準電圧ラインが配設され、それに応じて各セレクタの回路規模も増大する。

[0005] これに対し、階調基準電圧数の増大を抑えつつ階調数を増やすためにデータ信号線駆動回路の DA変内に抵抗列による分圧回路を備えるという方式 (以下「抵抗分割方式」とヽぅ）が従来より使用されてヽる。

[0006] また、階調基準電圧数の増大を抑えつつ階調数を増やすための他の方式として、表示装置への入力映像信号としての mビットのデジタル信号のうち上位 nビットを電圧階調の情報として、かつ下位 (m—n)ビットを時間階調の情報として用いるという方式 (以下「部分的時間階調方式」という)も提案されている (例えば日本の特開 2000 310980号公報 (特許文献 1)参照)。このような部分的時間階調方式によれば、階調基準電圧ラインの数を低減できるので、 DA変^^の回路規模 (レイアウト面積)の増大を抑えつつ階調数を増やすことが可能となる。

特許文献 1 :日本の特開 2000— 310980号公報

発明の開示

発明が解決しょうとする課題

[0007] しかし、上記従来の方式のうち抵抗分割方式を採用した場合には、 DA変換器内のセレクタで、入力デジタル信号のビット数に対応した個数 (例えば 8ビットの場合には 256個）の電圧の中から 1つの電圧が選択されるので、階調数の増大に伴う DA変換器の回路規模の増加を十分に抑えることができない。また、多数の画素形成部からなる表示部と駆動回路とがー体的に形成されたドライバモノリシック型の液晶パネルを用いた液晶表示装置では、データ信号線駆動回路内において高い抵抗を高精度に形成するのが困難であることから、この抵抗分割方式を採用した場合には、表示むらが発生することがある。

[0008] また、上記の部分的時間階調方式を採用した場合には、例えば液晶表示装置において、時間階調表示が行われることから、画素容量の充電期間が短くなり、充電不足によって表示品質の低下を招くおそれがある。

[0009] そこで本発明の目的は、複数の所定電圧から入力デジタル信号に応じて選択された電圧に基づきアナログ電圧を出力する DA変換器であって、入力デジタル信号のビット数の増大に伴う回路規模の増大を抑制できる DA変を提供することである。また、本発明の他の目的は、そのような DA変換器を備えた表示装置を提供することである。

課題を解決するための手段

[0010] 本発明の第 1の局面は、 Nビット (Nは 2以上の整数)力もなるデジタル信号を入力信号として受け取り、複数の所定電圧の中から当該デジタル信号に応じて選択された電圧に基づき当該デジタル信号に対応するアナログ電圧を出力する DA変換器であって、

前記 Nビットを分割して得られる M個（Mは 2以上の整数)のビット群にそれぞれ対応し、それぞれは、入力されたデジタル信号における対応するビット群に応じて前記複数の所定電圧の、ずれかを出力する M個のセレクタと、

M— 1個の容量素子と、

第 1の所定期間には、各容量素子に前記 M個のセレクタのいずれかの出力電圧が与えられることによって各容量素子が充電され、かつ、前記第 1の所定期間の後の第 2の所定期間には、前記 M個のセレクタのうち前記 M— 1個の容量素子のいずれにも出力電圧を前記第 1の所定期間に与えな力つたセレクタの出力電圧と前記 M—1 個の容量素子における充電電圧とが加算されるように、前記 M個のセレクタの出力端と各容量素子と所定電位との間の接続を切り替える接続切替回路と

を備えることを特徴とする。

[0011] 本発明の第 2の局面は、本発明の第 1の局面において、

前記接続切替回路は、

前記 M個のセレクタのうちの 1つのセレクタの出力端に接続された開閉スィッチと前記 M個のセレクタのうちの M— 1個の他のセレクタの出力端にそれぞれ接続された M— 1個の切替スィッチと、

前記開閉スィッチを介して前記 1つのセレクタの出力端に接続された第 1導体と、前記 M— 1個の切替スィッチをそれぞれ介して前記 M— 1個の他のセレクタの出力端にそれぞれ接続された M— 1個の第 2導体とを含み、

前記第 1導体は、前記 M— 1個の容量素子をそれぞれ介して前記 M— 1個の第 2 導体と電気的に結合し、

前記開閉スィッチは、前記第 1の所定期間では閉じた状態であって前記第 2の所定期間では開いた状態であり、

前記 M— 1個の切替スィッチは、前記第 1の所定期間では前記 M— 1個の第 2導体を前記所定電位に接続し、前記第 2の所定期間では前記 M— 1個の第 2導体を前記 M—1の他のセレクタの出力端にそれぞれ接続し、

前記第 2の所定期間において前記第 1導体に、前記入力されたデジタル信号に対応するアナログ電圧が得られることを特徴とする。

[0012] 本発明の第 3の局面は、本発明の第 2の局面において、

前記 1つのセレクタに対応するビット群は、前記 M— 1個の他のセレクタに対応するビット群に含まれるビットよりも上位のビットからなり、かつ、前記 1つのセレクタに対応するビット群に含まれるビットの数は、前記 M— 1個の他のセレクタに対応するビット群に含まれるビットの数よりも多いことを特徴とする。

[0013] 本発明の第 4の局面は、本発明の第 2の局面において、

前記所定電位は、前記複数の所定電圧の基準とすべき接地電位であることを特徴とする。

[0014] 本発明の第 5の局面は、本発明の第 2の局面において、

前記複数の所定電圧のうち前記 M— 1個の他のセレクタから出力され得る電圧の値は、前記容量素子の容量値と前記第 1導体に結合される全容量の値との比を加味して決定されて、ることを特徴とする。

[0015] 本発明の第 6の局面は、本発明の第 2の局面において、

前記 Mは 2であり、

前記 Nビットは、上位の所定ビットからなる上位ビット群と当該上位ビット群以外のビットからなる下位ビット群との 2つのビット群に分割され、

前記 M個のセレクタは、前記 1つのセレクタに該当し前記上位ビット群に対応する第 1セレクタと、前記他のセレクタに該当し前記下位ビット群に対応する第 2セレクタとからなり、

前記複数の所定電圧は、前記上位ビット群の示し得る値に対応する電圧からなる上位電圧群と、前記下位ビット群の示し得る値に対応する電圧からなる下位電圧群とから構成され、

前記第 1セレクタは、前記入力されたデジタル信号の前記上位ビット群に基づき前記上位電圧群からいずれかの電圧を選択して、当該選択された電圧を出力し、前記第 2セレクタは、前記入力されたデジタル信号の前記下位ビット群に基づき前記下位電圧群からいずれかの電圧を選択して、当該選択された電圧を出力することを特徴とする。

[0016] 本発明の第 7の局面は、 Nビットからなるデジタル映像信号をアナログ電圧に変換し、当該アナログ電圧に基づき画像を表示する表示装置であって、

複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線と当該複数のデータ信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、

前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、

前記複数のデータ信号線に印加すべき複数の電圧を出力するデータ信号線駆動回路とを備え、

前記データ信号線駆動回路は、 1または所定数の前記データ信号線毎に設けられた、本発明の第 1から第 6の局面のいずれかの局面に係る DA変翻を含み、各 DA変は、前記複数の所定電圧を階調基準電圧として受け取ると共に、前記デジタル映像信号に基づくデジタル信号を入力信号として受け取り、当該デジタル信号に対応するアナログ電圧を前記複数のデータ信号線のいずれかに印加すベき電圧として出力することを特徴とする。

[0017] 本発明の第 8の局面は、複数ビットからなるデジタル映像信号をアナログ電圧に変換し、当該アナログ電圧に基づき画像を表示する表示装置であって、

前記表示部を駆動する駆動回路とを備え、

前記駆動回路は、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、前記複数のデータ信号線に印加すべき複数の電圧を出力し、かつ、前記複数のデータ信号線にそれぞれ所定容量を介して電気的に結合された複数の導体に印加すべき電圧を生成するデータ信号線駆動回路と、

前記複数ビットにおける上位の所定ビットからなる上位ビット群の示し得る値に対応する電圧からなる上位電圧群と、前記複数ビットにおける当該上位ビット群以外のビットからなる下位ビット群の示し得る値に対応する電圧カゝらなる下位電圧群とを発生させる階調基準電圧発生回路とを含み、

前記データ信号線駆動回路は、

入力されるデジタル映像信号の前記上位ビット群に基づき前記上位電圧群からいずれかの電圧を選択し、当該選択された電圧を出力する複数の第 1セレクタと、前記複数の第 1セレクタの出力端にそれぞれ接続された複数の開閉スィッチと、前記入力されるデジタル映像信号の前記下位ビット群に基づき前記下位電圧群からいずれかの電圧を選択し、当該選択された電圧を出力する複数の第 2セレクタと前記複数の第 2セレクタの出力端にそれぞれ接続された複数の切替スィッチとを含み、

前記複数の第 1セレクタの出力端は、前記複数の開閉スィッチをそれぞれ介して前記複数のデータ信号線にそれぞれ接続され、

前記複数の第 2セレクタの出力端は、前記複数の切替スィッチをそれぞれ介して前記複数の導体にそれぞれ接続され、

前記複数の開閉スィッチは、第 1の所定期間では閉じた状態であって、当該第 1の所定期間の後の第 2の所定期間では開いた状態であり、

前記複数の切替スィッチは、前記第 1の所定期間では前記複数の導体を所定電位にそれぞれ接続し、前記第 2の所定期間では前記複数の導体を前記複数の第 2セレクタの出力端にそれぞれ接続することを特徴とする。

本発明の第 9の局面は、本発明の第 8の局面において、

前記複数の導体は、前記複数のデータ信号線にそれぞれ対応する配線として設けられ、

各導体は、対応するデータ信号線との間に前記所定容量が形成されるように当該対応するデータ信号線に沿って前記表示部内に配置され、

前記データ信号線駆動回路は、

前記複数の第 1セレクタと前記複数の開閉スィッチとを含む第 1データ信号線駆動回路と、

前記複数の第 2セレクタと前記複数の切替スィッチとを含む第 2データ信号線駆動回路とからなり、

前記第 1データ信号線駆動回路は、前記表示部の相対する 2辺の一方側に配置され、

前記第 2データ信号線駆動回路は、前記 2辺の他方側に配置されていることを特徴とする。

[0019] 本発明の第 10の局面は、本発明の第 8の局面において、

前記データ信号線駆動回路は、

前記複数のデータ信号線に印加すべき電圧を出力するための複数の外部出力端子と、

前記複数の外部出力端子のそれぞれに設けられた出力バッファと、前記複数の外部出力端子のそれぞれに設けられた前記所定容量としてのコンデンサとを含み、

各コンデンサの一端は、前記複数の第 1セレクタのいずれかの出力端に前記開閉スィッチを介して接続されると共に、前記複数の外部出力端子のいずれかに前記出力バッファを介して接続され、

各コンデンサの他端は、前記複数の導体の、ずれかに接続されて、ることを特徴とする。

[0020] 本発明の第 11の局面は、複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線と当該複数のデータ信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部を備えた表示装置の駆動回路であって、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、

複数ビットからなるデジタル映像信号を入力信号として受け取り、前記複数のデータ信号線に印加すべき複数の電圧を出力し、かつ、前記複数のデータ信号線にそれぞれ所定容量を介して電気的に結合された複数の導体に印加すべき電圧を生成するデータ信号線駆動回路と、

前記複数ビットにおける上位の所定ビットからなる上位ビット群の示し得る値に対応する電圧からなる上位電圧群と、前記複数ビットにおける当該上位ビット群以外のビットからなる下位ビットの示し得る値に対応する電圧カゝらなる下位電圧群とを発生させる階調基準電圧発生回路とを備え、

前記データ信号線駆動回路は、

前記複数の切替スィッチは、前記第 1の所定期間では前記複数の導体を所定電位にそれぞれ接続し、前記第 2の所定期間では前記複数の導体を前記第 2セレクタの出力端にそれぞれ接続することを特徴とする。

本発明の第 12の局面は、本発明の第 11の局面において、前記複数の導体は、前記複数のデータ信号線にそれぞれ対応する配線として形成され、

前記データ信号線駆動回路は、

前記第 1および第 2データ信号線駆動回路は、前記表示部の相対する 2辺の一方側に前記第 1データ信号線駆動回路を、当該 2辺の他方側に前記第 2データ信号線駆動回路をそれぞれ配置可能なように、分離されて!、ることを特徴とする。

[0022] 本発明の第 13の局面は、本発明の第 11の局面において、

前記データ信号線駆動回路は、

[0023] 本発明の第 14の局面は、複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線と当該複数のデータ信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部を備えた表示装置の駆動方法であって、前記複数の走査信号線を選択的に駆動するステップと、

表示すべき画像を表す信号として入力された複数ビットからなるデジタル映像信号を複数のビット群に分割するステップと、

各データ信号線につき、前記複数のビット群のそれぞれに応じて複数の所定電圧の!ヽずれかを選択し、当該選択された電圧を前記複数のビット群にそれぞれ対応する電圧として出力するステップと、

第 1の所定期間において、前記複数のビット群のいずれか 1つのビット群に対応する電圧を第 1アナログ電圧として各データ信号線に印加すると共に、当該第 1アナ口グ電圧を所定容量素子の一端に与えることにより当該容量素子を充電するステップと前記第 1の所定期間の後の第 2の所定期間において、前記 1つのビット群以外の他のビット群に対応する電圧を第 2アナログ電圧として前記容量素子の他端に印加することにより、各データ信号線における電圧を前記容量素子における充電電圧と前記第 2アナログ電圧との加算値に相当する電圧へと変化させるステップと

を備えることを特徴とする。

発明の効果

[0024] 本発明の第 1の局面によれば、入力されるデジタル信号を構成する M個のビット群にそれぞれ対応する M個のセレクタが設けられており、各セレクタから、それに対応するビット群に基づき複数の所定電圧のうちのいずれかが出力され、各セレクタの出力電圧が M— 1個の容量素子を介して互いに加算される。これにより、上記入力デジタル信号に対応するアナログ電圧が得られるので、入力デジタル信号の全ビットに基づき電圧を選択する従来の構成に比べ、前記所定電圧の数が大幅に低減される。したがって、各セレクタの回路量が少なくて済み、 DA変の回路規模が低減される

[0025] 本発明の第 2の局面によれば、第 1の所定期間では、入力されるデジタル信号を構成する M個のビット群にそれぞれ対応する M個のセレクタのうち 1つのセレクタの出力電圧が、 M— 1個の容量素子の一端に繋がる第 1導体に与えられると共に、当該 M— 1個の容量素子の他端に繋がる M— 1個の第 2導体に所定電位が与えられ、これにより当該 M— 1個の容量素子が充電される。その後の第 2の所定期間では、当該 M— 1個の容量素子は、上記 1つのセレクタ力電気的に切り離されると共に、それらの他端に繋がる M— 1個の第 2導体に M— 1の他のセレクタ力の出力電圧がそれぞれ与えられる。これにより、上記 M— 1個の容量素子の一端に繋がる上記第 1導体には、上記入力デジタル信号に対応するアナログ電圧として、上記 M個のセレクタからの出力電圧の加算値に相当する電圧が得られる。このようにして、入力デジタル信号を構成する M個のビット群にそれぞれ対応する M個のセレクタの出力電圧の加算値として上記アナログ電圧が得られるので、 M個のセレクタに与えるべき上記所定電圧の数は、入力デジタル信号の全ビットに基づき電圧を選択する従来の構成に比ベ大幅に低減される。したがって、各セレクタの回路量が少なくて済み、 DA変換器の回路規模が低減される。

[0026] 本発明の第 3の局面によれば、上記 M個のセレクタのうち 1つのセレクタに対応するビット群は、他のセレクタに対応するビット群よりも上位のビットからなり、かつ、当該 1 つのセレクタに対応するビット群に含まれるビットの数は、他のセレクタに対応するビット群に含まれるビットの数よりも多いので、当該 1つのセレクタに与えるべき複数の上記所定電圧における隣接電圧の間隔を均一にしなくとも入力デジタル信号を適切にアナログ電圧に変換することができる。したがって、本発明の第 3の局面に係る DA変換器を電圧制御型の表示装置に使用した場合には、上記 1つのセレクタに階調基準電圧として与えるべき複数の所定電圧の値を所望のガンマ補正に対応するように設定することができる。

[0027] 本発明の第 4の局面によれば、第 1の所定期間において、各容量素子の一端が上記 M個のセレクタのうち 1つのセレクタの出力端に接続され他端が接地されることにより、各容量素子は当該 1つのセレクタの出力電圧で充電され、当該 1つのセレクタの出力電圧が各容量素子に保持される。そして第 2の所定期間では、各容量素子の一端が当該 1つのセレクタ力電気的に切り離されると共に他端には当該 1つのセレクタ以外の M— 1個の他のセレクタの出力電圧が与えられる。これにより、各容量素子の一端に接続された第 1導体において、上記 M個のセレクタからの出力電圧の加算値に相当する電圧が得られる。 [0028] 本発明の第 5の局面によれば、第 2の所定期間において上記 M— 1個の容量素子を介して上記第 1導体に与えられる電圧としての上記 M— 1個の他のセレクタの出力電圧は、当該容量素子の容量値と当該第 1導体に結合される全容量の値との比を加味して決定されているので、上記第 1導体において、入力デジタル信号に精度良く対応するアナログ電圧を得ることができる。

[0029] 本発明の第 6の局面によれば、入力デジタル信号のうち上位ビット群に基づき上位電圧群のいずれかが第 1セレクタから出力され、下位ビット群に基づき下位電圧群のいずれかが第 2セレクタ力も出力される。そして第 1の所定期間において、容量素子の一端が第 1セレクタの出力端に接続され他端が所定電位に接続されることにより当該容量素子が充電される。その後の第 2の所定期間では、当該容量素子の一端が第 1セレクタ力電気的に切り離されると共に他端に第 2セレクタの出力電圧が与えられる。これにより、当該容量素子の一端に接続された第 1導体において、第 1セレクタ力の出力電圧と第 2セレクタからの出力電圧との加算値に相当する電圧力上記入力デジタル信号に対応するアナログ電圧として得られる。

[0030] 本発明の第 7の局面によれば、階調基準電圧として各 DA変換器に与えるべき所定電圧の数が低減されるので、階調基準電圧を伝達するためにデータ信号線駆動回路内に配設すべき電圧ラインの数が低減されると共に、 DA変換のためのセレクタの回路規模も小さくなる。これにより、データ信号線駆動回路のレイアウト面積を従来に比べて大幅に減らすことができる。また、階調基準電圧発生回路内にバッファを設ける構成の場合、それらのノッファの数が従来よりも少なくなるので、表示装置における消費電力の低減にも有効である。

[0031] 本発明の第 8または第 11の局面によれば、データ信号線毎に第 1および第 2セレクタが設けられており、入力デジタル映像信号のうち上位ビット群に基づき上位電圧群のいずれかが第 1セレクタから出力され、下位ビット群に基づき下位電圧群のいずれ力が第 2セレクタ力も出力される。そして第 1の所定期間において、所定容量の一端が第 1セレクタの出力端に接続され他端が所定電位に接続されることにより当該容量が充電される。その後の第 2の所定期間では、当該容量の一端が第 1セレクタ力電気的に切り離されると共に他端に第 2セレクタの出力電圧が与えられる。これにより、当該容量の一端に接続されたデータ信号線において、第 1セレクタからの出力電圧と第 2セレクタからの出力電圧との加算値に相当する電圧が、上記入力デジタル映像信号に対応するアナログ電圧として得られる。したがって、入力デジタル映像信号の全ビットに基づき電圧を選択する従来の構成に比べ、上位電圧群と下位電圧群とからなる階調基準電圧の数が低減される。このため、階調基準電圧を伝達するためにデータ信号線駆動回路内に配設すべき電圧ラインの数が低減されると共に、 DA変換のためのセレクタの回路規模も小さくなる。これにより、データ信号線駆動回路のレィアウト面積を従来に比べて大幅に減らすことができる。また、階調基準電圧発生回路内にバッファを設ける構成の場合、それらのバッファの数が従来よりも少なくなるので、消費電力の低減にも有効である。さらに、入力デジタル映像信号が上位ビット群と下位ビット群とに分割されていることから、上位電圧群における隣接電圧の間隔は不均一であってもよ、ので、所望のガンマ補正に対応するように上位電圧群の各電圧値を設定することができる。

[0032] 本発明の第 9または第 12の局面によれば、表示部においてデータ信号線毎に当該データ信号線との間に上記所定容量が形成されるように配線が設けられるので、レイアウト面積の増大を抑えつつ容量値の大きな上記所定容量を形成できる。また、データ信号線の駆動回路が、表示部の相対する 2辺の一方側と他方側に分離された構成 (または分離して配置可能な構成)となって!/ヽるので、データ信号線が狭ピッチで配置される多ビットのデジタル方式の駆動回路を実現する場合に有効である。さらに、第 1データ信号線駆動回路と第 2データ信号線駆動回路に対応して、階調基準電圧が上位電圧群と下位電圧群とに分離されて!、るので、階調基準電圧のそれぞれは 1本の電圧ラインのみによって伝達できる。したがって、データ信号線駆動回路の分割によって表示品位の低下を招くことはない。

[0033] 本発明の第 10または第 13の局面によれば、第 1セレクタ力もの出力電圧と第 2セレクタからの出力電圧とがコンデンサを介して加算されることにより、入力デジタル映像信号に対応するアナログ電圧がデータ信号線毎に得られ、そのアナログ電圧は出力ノッファを介してデータ信号線に印加される。したがって、データ信号線を安定的に馬区動することができる。 [0034] 本発明の第 14の局面によれば、入力デジタル映像信号が複数のビット群に分割され、各データ信号線に印加すべき電圧が、当該複数のビット群にそれぞれ対応するアナログ電圧の加算値として得られるので、複数の所定電圧としての階調基準電圧の数は、入力デジタル映像信号の全ビットに基づき電圧を選択する従来の構成に比ベて低減される。したがって、階調基準電圧を伝達するためにデータ信号線駆動回路内に配設すべき電圧ラインの数が低減されると共に、 DA変換のためのセレクタの回路規模も小さくなる。これにより、データ信号線駆動回路のレイアウト面積を従来に比べて大幅に減らすことができる。また、階調基準電圧発生回路内にバッファを設ける構成の場合、それらのノッファの数が従来よりも少なくなるので、消費電力の低減にも有効である。

図面の簡単な説明

[0035] [図 1]本発明の第 1の実施形態に係る液晶表示装置の全体構成を示すブロック図である。

[図 2]上記第 1の実施形態における表示部の構成を示す回路図である。

[図 3]上記第 1の実施形態における第 1データ信号線駆動回路の構成を示すブロック図である。

[図 4]上記第 1データ信号線駆動回路内の第 1アナログスィッチ回路を構成する開閉スィッチの構成を示す回路図 (A)および開閉スィッチを表現する記号を示す図（B) である。

[図 5]上記第 1の実施形態における第 2データ信号線駆動回路の構成を示すブロック図である。

[図 6]上記第 2データ信号線駆動回路における第 2アナログスィッチ回路を構成する切替スィッチの構成を示す回路図 (A)および切替スィッチを表現する記号を示す図 (B)である。

[図 7]従来の液晶表示装置の全体構成を示すブロック図である。

[図 8]上記従来の液晶表示装置においてデータ信号線を駆動するための構成を 1本のデータ信号線に着目して示す簡略回路図である。

[図 9]上記従来の液晶表示装置におけるデータ信号線の駆動を説明するための信号波形図である。

圆 10]上記第 1の実施形態においてデータ信号線を駆動するための構成を 1本のデータ信号線に着目して示す簡略回路図である。

圆 11]上記第 1の実施形態におけるデータ信号線の駆動を説明するための信号波形図 (A〜G)である。

圆 12]上記従来の液晶表示装置における階調基準電圧を説明するための図 (A, B) である。

圆 13]上記第 1の実施形態における階調基準電圧を説明するための図 (A〜C)である。

[図 14]上記従来の液晶表示装置における液晶への印加電圧と透過率との関係 (VT 特性)を示す特性図である。

圆 15]上記第 1の実施形態における第 1階調基準電圧のみによる液晶への印加電圧と透過率との関係 (VT特性)を示す特性図である。

[図 16]上記第 1の実施形態における第 1および第 2階調基準電圧による液晶への印加電圧 (最終的な印加電圧)と透過率との関係 (VT特性)を示す特性図である。圆 17]本発明の第 2の実施形態に係る液晶表示装置の全体構成を示すブロック図である。

圆 18]上記第 2の実施形態における表示部の構成を示す回路図である。

圆 19]上記第 2の実施形態においてデータ信号線を駆動するための第 1の構成を 1 本のデータ信号線に着目して示す簡略回路図である。

圆 20]上記第 2の実施形態においてデータ信号線を駆動するための第 2の構成を 1 本のデータ信号線に着目して示す簡略回路図である。

圆 21]上記第 1の実施形態の変形例においてデータ信号線を駆動するための構成を 1本のデータ信号線に着目して示す簡略回路図である。

圆 22]上記第 1の実施形態の変形例におけるデータ信号線の駆動を説明するための信号波形図 (A〜J)である。

圆 23]上記第 2の実施形態の第 1の変形例においてデータ信号線を駆動するための構成を 1本のデータ信号線に着目して示す簡略回路図である。 [図 24]上記第 2の実施形態の第 2の変形例においてデータ信号線を駆動するための構成を 1本のデータ信号線に着目して示す簡略回路図である。

符号の説明

10 …薄膜トランジスタ（TFT)

30 …出力バッファ（電圧ホロワ）

200 …表示制御回路

310 …第 1データ信号線駆動回路

311 …第 1シフトレジスタ

312 …第 1ラッチ回路

313 …第 IDA変換回路

314 …第 1アナログスィッチ回路

320 · ··第 2データ信号線駆動回路

321 …第 2シフトレジスタ

322 …第 2ラッチ回路

323 …第 2DA変換回路

324 …第 2アナログスィッチ回路

331 …第 1階調基準電圧発生回路

332 · ··第 2階調基準電圧発生回路

340 · ··データ信号線駆動回路

400 …走査信号線駆動回路

500, 550 …表示部

600, 620 …液晶ノネル

Cp …画素容量

Css …対向配線容量、データ保持用コンデンサ

Epix …画素電極

Ec …共通電極

SEaj …セレクタ（第 IDA変換回路の構成要素）（j = l〜n)

SEbj …セレクタ (第 2DA変換回路の構成要素）（j = l〜n) SWaj …開閉スィッチ (j = l〜n)

SWbj …切替スィッチ (j = l〜n)

SW1〜SW3 …アナログスィッチ

Lsa …第 1データ信号線

Lsb …第 2データ信号線

Cswl …第 1切替制御信号

Csw2 …第 2切替制御信号

Dv …デジタル映像信号

Dv[7 : 2] • ··デジタル映像信号の上位 6ビット

Dv[l : 0] • ··デジタル映像信号の下位 2ビット

da (j) · ··第 1内部デジタル信号 (j = l〜n)

db (j) · ··第 2内部デジタル信号 (j = 1〜n)

d(j) · • -内部デジタル信号 (j = 1〜n)

Va (j) - …第 1データ電圧 (j = l〜n)

Vb (j) …第 2データ電圧 (j = l〜n)

Da (j) …第 1データ信号 (j = l〜n)

Db (j) …第 2データ信号 (j = l〜！ 1)

Vs …第 1データ信号線の電圧

Vpix …画素電圧

Vcom …共通電圧

VaO〜Va63 …第 1階調基準電圧（上位電圧群）

VbO〜Vb3 · ··第 2階調基準電圧（下位電圧群）

発明を実施するための最良の形態

以下、添付図面を参照しつつ本発明の実施形態について説明する。

< 1.第 1の実施形態 >

< 1. 1 全体の構成および動作 >

図 1は、本発明の第 1の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路 200と液晶パネル 600とを備えている。液晶パネル 600は、多結晶シリコンにより作製された薄膜トランジスタ (TFT)を用いたドライバモノリシック型の液晶パネルであって、表示部 500と共に、第 1および第 2データ信号線駆動回路 310, 320と、第 1および第 2階調基準電圧発生回路 331, 332と、走査信号線駆動回路 400とを含んでいる。第 1データ信号線駆動回路 310と第 2データ信号線駆動回路 320とは、表示部 500を挟んで向き合うように配置されている（図では、表示部 500の上側に第 1データ信号線駆動回路 310が、下側に第 2 データ信号線駆動回路 320がそれぞれ配置されている)。第 1データ信号線駆動回路 310は、第 1シフトレジスタ 311と第 1ラッチ回路 312と第 IDA変換回路 313と第 1 アナログスィッチ回路 314とを有し、第 2データ信号線駆動回路 320は、第 2シフトレジスタ 321と第 2ラッチ回路 322と第 2DA変換回路 323と第 2アナログスィッチ回路 3 24とを有して!/、る。

[0038] 図 2に示すように、表示部 500には、第 1データ信号線駆動回路 310と接続された複数本の第 1データ信号線 Lsaと、走査信号線駆動回路 400と接続された複数本の走査信号線 Lgと、当該複数本のデータ信号線 Lsaと当該複数本の走査信号線 Lgとの交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部と、当該複数の画素形成部に共通的に設けられた共通電極 Ecおよび液晶層とが含まれており、この液晶層は、各画素形成部に含まれる画素電極と共通電極 Ecとに間に挟持されている。各画素形成部は、画素電極と共通電極 Ecとによって形成される液晶容量からなる画素容量 Cpと、スイッチング素子としての TFT10とを含んでいる。この TFT 10のゲート端子およびソース端子は、当該画素形成部に対応する交差点を通過する走査信号線 Lgおよび第 1データ信号線 Lsaにそれぞれ接続され、この TFT10のドレイン端子は上記画素電極に接続されている。また、共通電極 Ecは、（不図示の）共通電極駆動回路に接続され、所定の共通電圧 Vcomを与えられる。

[0039] さらに表示部 500には、上記複数の第 1データ信号線 Lsaにそれぞれ対応する複数の第 2データ信号線 Lsbが設けられ、当該複数の第 2データ信号線 Lsbのそれぞれは、それに対応する第 1データ信号線 Lsaに平行に沿うように配置されている。具体的には、各第 1データ信号線 Lsaとの間に所定容量が形成されるように絶縁層を介して対向するように上層または下層に当該第 1データ信号線 Lsaに対応する第 2データ信号線 Lsbが形成される。すなわち、第 1および第 2データ信号線 Lsa, Lsbは、絶縁層を挟んで対向するように配置された 2層の配線パターンによって形成されている。このように形成された第 2データ信号線 Lsbは、第 2データ信号線駆動回路 320に接続されている。

[0040] 表示制御回路 200は、外部からデジタル画像信号 DVと制御信号 CVとを受け取り、液晶パネル 600における表示部 500にデジタル画像信号 DVの表す画像を表示させるための信号として、データスタートパルス信号 DSP、データクロック信号 DCK、デジタル映像信号 Dv、ラッチストローブ信号 LS、第 1および第 2切替制御信号 Csw 1, Csw2、ゲートスタートパルス信号 GSP、およびゲートクロック信号 GCK等を出力し、これらの信号は液晶パネル 600に与えられる。液晶パネル 600に与えられる信号のうち、データスタートパルス信号 DSPおよびデータクロック信号 DCKは第 1および第 2シフトレジスタに入力され、デジタル映像信号 Dvのうち上位 6ビットの信号 (以下「上位ビット映像信号」と!ヽぅ） Dv[7： 2]は第 1ラッチ回路に入力され、デジタル映像信号 Dvのうち下位 2ビットの信号 (以下「下位ビット映像信号」という） Dv[l : 0]は第 2ラツチ回路に入力され、第 1切替制御信号 Cswは第 1アナログスィッチ回路に入力され、第 2切換制御信号 Csw2は第 2アナログスィッチ回路に入力され、ゲートスタートパルス信号 GSPおよびゲートクロック信号 GCKは走査信号線駆動回路 400に入力される。

[0041] 第 1階調基準電圧発生回路 331は、図 13 (A)に示すような抵抗列からなる分圧回路によって、所定の高電圧 VHaと所定の低電圧 VLaとの間を分割して 64個の電圧を生成し、これらを電圧ホロァ等カもなるバッファでインピーダンス変換した後に、第 1 階調基準電圧 VaO〜Va63として出力する。これらの第 1階調基準電圧 VaO〜Va63 は、デジタル映像信号 Dvの上位ビットに対応する上位電圧群として第 IDA変換回路に入力される。第 2階調基準電圧発生回路 332は、図 13 (B)に示すような抵抗列力もなる分圧回路によって所定の高電圧 VHbと所定の低電圧 VLbとの間を分割して 4個の電圧を生成し、これらを電圧ホロァ等カもなるバッファでインピーダンス変換した後に、第 2階調基準電圧 VbO〜Vb3として出力する。ここで、第 2階調基準電圧 V bO〜Vb3における隣接電圧の差は、第 1階調基準電圧 VaO〜Va63における隣接電圧間の 1Z4に相当する。このようにして出力された第 2階調基準電圧 VbO〜Vb3 は、デジタル映像信号 Dvの下位ビットに対応する下位電圧群として第 2アナログスィツチ回路に入力される。

[0042] なお、第 1階調基準電圧 VaO〜Va63の具体的な値 (またはこれらを決定する図 13

(A)に示す抵抗列の各抵抗素子の値）は、表示部 500における液晶への印加電圧と透過率との特性 (VT特性)を考慮したガンマ補正が行われるように設定することができる。ただし、第 2階調基準電圧 VbO〜Vb3は、第 1階調基準電圧 VaO〜Va63における隣接電圧間に設定されるべき階調基準電圧の値を決定するものであるので (図 1 3 (C)参照）、均等間隔の複数電圧力もなるように当該第 2階調基準電圧 VbO〜Vb3 の具体的な値 (またはこれらを決定する図 13 (B)に示す抵抗列の各抵抗素子の値）が設定される。

[0043] 第 1および第 2データ信号線駆動回路 310, 320は、データスタートパルス信号 DS P、データクロック信号 DCK、デジタル映像信号 Dv、ラッチストローブ信号 LS、第 1 および第 2切換制御信号 Cswl, Csw2、ならびに第 1および第 2階調基準電圧 VaO 〜Va63, VbO〜Vb3に基づき、第 1データ信号線 Lsaのそれぞれに与えるべき電圧を生成する。すなわち、表示部 500に画像を表示すべく第 1データ信号線 Lsaに必要な電圧を与えるために、第 1データ信号線駆動回路 310は、複数 (n本)の第 1データ信号線 Lsaに第 1データ信号 Da (1)〜Da (n)をそれぞれ印加し、第 2データ信号線駆動回路 320は、複数 (n本)の第 2データ信号線 Lsbに第 2データ信号 Db (l) 〜Db (n)をそれぞれ印加する。一方、走査信号線駆動回路 400は、上記複数の走查信号線 Lgにそれぞれ対応する複数の走査信号をゲートスタートパルス信号 GSP およびゲートクロック信号 GCKに基づき生成し、各走査信号を対応する走査信号線 Lgに印加する。これにより、上記複数の走査信号線 Lgは 1フレーム期間を周期として順次選択され、上記複数の画素形成部の TFT10のうち選択された走査信号線に接続された TFT10がオン状態となる。そして、オン状態の TFT10のソース端子に接続された第 1データ信号線 Lsaの電圧 Vsが、その TFT10のドレイン端子に接続された画素電極に印加される。

[0044] 上記のようにして表示部 500において、対向電極としての共通電極 Ecには共通電極駆動回路 (不図示）によって共通電圧 Vcomが与えられ、各画素形成部の画素電極には、表示すべき画像に応じた電圧が第 1および第 2データ信号線駆動回路 310 、 320と走査信号線駆動回路 400とによって与えられる。その結果、各画素電極と共通電極 Ecとの間に挟持される液晶層には、それらの電極間の電位差に応じた電圧が印加される。これによつて液晶層の各部分の光学的変調が行われることで画像表示が実現される。

[0045] なお、一般に液晶表示装置では、液晶の劣化を抑えると共に表示品位を維持するために交流化駆動が行われるが、交流化駆動に関する構成は本発明に直接には関係しないので、その説明を省略する。

[0046] < 1. 2 データ信号線駆動回路の構成および動作 >

図 3は、第 1データ信号線駆動回路 310の構成を示すブロック図である。この第 1データ信号線駆動回路 310は、既述のように、第 1シフトレジスタ 311と第 1ラッチ回路 3 12と第 IDA変換回路 313と第 1アナログスィッチ回路 314とを有している。第 1シフトレジスタ 311は、第 1データ信号線 Lsaの本数に応じた段数 (n段）のシフトレジスタであって、表示制御回路 200からのデータクロック信号 DCKおよびデータスタートパルス信号 DSPに基づき、画像表示のための各水平期間において、スタートパルス信号 DSPに含まれる 1つのパルスを入力端から出力端へと順次転送し、この転送に応じてサンプリングパルス SAM 1, SAM2, · ··, SAMnを順次出力する。

[0047] 第 1ラッチ回路 312は、これらのサンプリングパルス SAM 1, SAM2, · ··, SAMnにより、表示制御回路 200から画素単位でシリアルに入力されるデジタル映像信号 Dv のうちの上位 6ビットの信号である上位ビット映像信号 Dv[7： 2]を順次サンプリングし、上位ビット映像信号 Dv[7 : 2]の 1ライン分がサンプリングされると、 1水平期間毎にアクティブとなるラッチストローブ信号 LSに基づき、上位ビット映像信号 Dv[7： 2]の当該 1ライン分を第 1内部デジタル信号 da (l)〜da (n)として一斉に出力する。これらの第 1内部デジタル信号 da (1)〜da (n)の出力は、次にラッチストローブ信号 LSがアクティブとなって上位ビット映像信号 Dv[7： 2]の次の 1ライン分が出力されるまで維持される。

[0048] 第 IDA変換回路 313は、第 1データ信号線 Lsaの本数に応じた個数 (n個）のセレクタ SEal〜SEanを有し、これらのセレクタ SEal〜SEanには、上記の第 1内部デジタル信号 da ( 1 )〜da (n)がそれぞれ入力されると共に、第 1階調基準電圧 VaO〜 Va 63が共通に与えられる。各セレクタ SEajは、それに入力される 6ビットの第 1内部デジタル信号 da (j)に基づき第 1階調基準電圧 VaO〜Va63の、ずれかの電圧を選択し、選択された電圧を第 1データ電圧 Va (j)として出力する (j = l, 2, · ··, n)。

[0049] 第 1アナログスィッチ回路 314は、第 1データ信号線 Lsaの本数に応じた個数 (n個）の開閉スィッチ SWa 1〜SWanを有し、これらの開閉スィッチ S Wa 1〜S Wanには、上記第 1データ電圧 Va (1)〜Va (n)がそれぞれ入力されると共に、表示制御回路 2 00からの第 1切換制御信号 Cswlおよびその論理反転信号である第 1反転切換制御信号 Cswlbが共通に入力される。各開閉スィッチ SWajは、図 4 (A)に示すように、 TFTを用いたアナログスィッチ SW1によって実現されており、第 1切換制御信号 Cs wlがアクティブ (ハイレベル)のときにオン状態（閉じた状態）となり、非アクティブ (口一レベル)のときにオフ状態（開いた状態）となる。第 IDA変換回路 313において第 1 データ電圧 Va (j)を出力する各セレクタ SEajの出力端は、このアナログスィッチ SW1 を介して表示部 500における第 1データ信号線 Lsaの、ずれかに接続されて、る。

[0050] このような開閉スィッチ SWal〜SWanを含む第 1アナログスィッチ回路 314により、第 1切換制御信号 Cswlがアクティブのときには、第 IDA変換回路 313から出力される第 1データ電圧 Va (1)〜Va (n)が第 1データ信号 Da (1)〜Da (n)として表示部 50 0における n本の第 1データ信号線 Lsaにそれぞれ印加され、第 1切換制御信号 Csw 1が非アクティブのときには、第 IDA変換回路 313と第 1データ信号線 Lsaとが電気的に切り離される。

[0051] 図 5は、第 2データ信号線駆動回路 320の構成を示すブロック図である。この第 2データ信号線駆動回路 320は、既述のように、第 2シフトレジスタ 321と第 2ラッチ回路 3 22と第 2DA変換回路 323と第 2アナログスィッチ回路 324とを有して、る。第 2シフトレジスタ 321は、第 1データ信号線駆動回路 310における第 1シフトレジスタ 311と同一の構成であって、第 1シフトレジスタ 311と同様、データクロック信号 DCKおよびデ一タスタートパルス信号 DSPに基づき、画像表示のための各水平期間においてサンプリングパルス SAM1, SAM2, · ··, SAMnを順次出力する。 [0052] 第 2ラッチ回路 322は、これらのサンプリングパルス SAM 1, SAM2, · ··, SAMnにより、表示制御回路 200から画素単位でシリアルに入力されるデジタル映像信号 Dv のうちの下位 2ビットの信号である下位ビット映像信号 Dv[l： 0]を順次サンプリングし、下位ビット映像信号 Dv[l : 0]の 1ライン分がサンプリングされると、 1水平期間毎にアクティブとなるラッチストローブ信号 LSに基づき、下位ビット映像信号 Dv[l : 0]の当該 1ライン分を第 2内部デジタル信号 db ( 1 )〜db (n)として一斉に出力する。これらの第 2内部デジタル信号 db (1)〜db (n)の出力は、次にラッチストローブ信号 LS がアクティブとなって下位ビット映像信号 Dv[l : 0]の次の 1ライン分が出力されるまで維持される。

[0053] 第 2DA変換回路 323は、第 1データ信号線 Lsaの本数に応じた個数 (n個）のセレクタ SEbl〜SEbnを有し、これらのセレクタ SEbl〜SEbnには、上記の第 2内部デジタル信号 db (1)〜db (n)がそれぞれ入力されると共に、第 2階調基準電圧 VbO〜 Va3が共通に与えられる。各セレクタ SEbjは、それに入力される 2ビットの第 2内部デジタル信号 db (j)に基づき第 2階調基準電圧 VbO〜Vb3のヽずれかの電圧を選択し、選択された電圧を第 2データ電圧 Vb (j)として出力する (j = l, 2, · ··, n)。

[0054] 第 2アナログスィッチ回路 324は、第 2データ信号線 Lsbの本数 (これは第 1データ信号線 Lsaの本数と同一）に応じた個数 (n個）の切替スィッチ SWbl〜SWbnを有し、これらの切替スィッチ SWbl〜SWbnには、上記第2データ電圧¥1) (1)〜¥1) (11) がそれぞれ入力されると共に、表示制御回路 200からの第 2切換制御信号 Csw2およびその論理反転信号である第 2反転切換制御信号 Csw2bと接地ライン Lgndによつて伝達される接地電圧とが共通に入力される。各切替スィッチ SWbjは、図 6 (A)に示すように、 TFTを用いた 2個のアナログスィッチ SW2, SW3によって実現されており、第 2切換制御信号 Csw2がアクティブ (ノヽィレベル)のときにはアナログスィッチ S W2がオン状態でアナログスィッチ SW3がオフ状態となり、第 2切換制御信号 Csw2 が非アクティブ（ローレベル）のときにはアナログスィッチ SW2がオフ状態でアナログスィッチ SW3がオン状態となる。これらのアナログスィッチ SW2, SW3の一端は互いに接続されて表示部 500における第 2データ信号線 Lsbの、ずれか〖こ接続され、ァナログスィッチ SW2の他端は、第 2DA変換回路 323において第 2データ電圧 Va (j) を出力するセレクタ SEbjの出力端に接続され、アナログスィッチ SW3の他端は接地ライン Lgndに接続されている。なお、接地ライン Lgndに代えて、必要に応じ他の固定電圧を伝達する電圧ラインを使用してもよい。

[0055] このような切替スィッチ SWbl〜SWbnを含む第 2アナログスィッチ回路 324により、第 2切換制御信号 Csw2がアクティブのときには、第 2DA変換回路 323から出力される第 2データ電圧 Vb (1)〜Vb (n)が第 2データ信号 Db (1)〜Db (n)として表示部 5 00における n本の第 2データ信号線 Lsbにそれぞれ印加され、第 2切換制御信号 Cs w2が非アクティブのときには、表示部 500における第 2データ信号線 Lsbに接地電圧が与えられる。

[0056] < 1. 3 要部の構成および動作 >

本実施形態における要部の構成および動作を説明する前に、比較のためにまず、図 7に示す従来の液晶表示装置における要部の構成および動作を説明する。この従来の液晶表示装置は、表示制御回路 250と液晶パネル 650とを備えており、液晶パネル 650は、多結晶シリコンにより作製された薄膜トランジスタ (TFT)を用いたドライバモノリシック型の液晶パネルであって、表示部 550と共に、データ信号線駆動回路 350と、階調基準電圧発生回路 380と、走査信号線駆動回路 450とを含んでいる。データ信号線駆動回路 350は、シフトレジスタとラッチ回路と DA変換回路とを有する

[0057] 表示制御回路 250は、第 1の実施形態と同様、外部からデジタル画像信号 DVと制御信号 CVとを受け取り、液晶パネル 650における表示部 550にデジタル画像信号 DVの表す画像を表示させるための信号として、データスタートパルス信号 DSP、デ一タクロック信号 DCK、デジタル映像信号 Dv、ラッチストローブ信号 LS、ゲートスタートパルス信号 GSP、およびゲートクロック信号 GCK等を出力する。

[0058] 表示部 550は、第 2データ信号線 Lsbが設けられていない点を除けば、第 1の実施形態における表示部 500と実質的に同一である（以下では、上記第 1データ信号線 L saに相当する表示部 550におけるデータ信号線を参照符号 "Ls"で示すものとする）

[0059] データ信号線駆動回路 350において、シフトレジスタは、第 1の実施形態と同様、データスタートパルス信号 DSPおよびデータクロック信号 DCKに基づき、画像表示のための各水平期間において、スタートパルス信号 DSPに含まれる 1つのパルスを入力端から出力端へと順次転送し、この転送に応じてサンプリングパルス SAM1, S AM2, · ··, SAMnを順次出力する。ラッチ回路は、 8ビットのデジタル映像信号 Dvを順次サンプリングし、デジタル映像信号 Dvの 1ライン分がサンプリングされると、 1水平期間毎にアクティブとなるラッチストローブ信号 LSに基づき、デジタル映像信号 Dv の当該 1ライン分、すなわちデータ信号線 Lsの本数に応じた個数 (n個）の 8ビットデジタル信号を一斉に出力する。 DA変換回路は、上記 n個のデジタル信号にそれぞれ対応する n個のセレクタカゝら構成されている。各セレクタは、階調基準電圧発生回路 380から出力される 256個の階調基準電圧のうちのヽずれかの電圧を、対応するデジタル信号に応じて選択し、選択された電圧をデータ信号として出力する。このようにして出力される n個のデータ信号は、表示部 550における n本のデータ信号線 Ls に印加される。

[0060] 走査信号線駆動回路 450は、上記第 1の実施形態と同様、表示部 550における複数の走査信号線 Lgにそれぞれ対応する複数の走査信号をゲートスタートパルス信号 GSPおよびゲートクロック信号 GCKに基づき生成し、各走査信号を対応する走査信号線 Lgに印加する。これにより、表示部 550における走査信号線 Lgが順次選択される。

[0061] 図 8は、上記のように構成された液晶表示装置においてデータ信号線を駆動するための要部構成を 1本のデータ信号線 Lsに着目して示す簡略回路図である。ここでは、 j番目のデータ信号線 Lsに着目し、 j番目のデータ信号線を符号 "Lsj "で示すものとする。このデータ信号線 Lsjに印加すべきデータ信号 D (j)は、上記 DA変換回路における j番目のセレクタ SELjから出力される。すなわち、このセレクタ SELjは、上記ラッチ回路から出力される n個のデジタル信号のうちの j番目のデジタル信号 d(j)に基づき、階調基準電圧発生回路 380で生成された 256個の階調基準電圧 V0〜V2 55の中からいずれかの電圧を選択し、選択された電圧をデータ信号 D (j)として出力する。このデータ信号 D (j)の極性は 1水平期間毎に反転するものとする。上記デジタル信号 d (j)の値はラッチストローブ信号 LSのパルス毎に切り替わるので、これに応じてデータ信号 D (j)すなわち j番目のデータ信号線 Lsjの電圧 Vsも切り替わる。したがつて、データ信号線の電圧 Vsは図 9に示すように変化する。ここで、表示部 550にお Vヽて走査信号 G (i)の印加される i番目の走査信号線が選択されてヽるものとすると、ゲート端子が i番目の走査信号線に接続されソース端子が j番目のデータ信号線 Lsj に接続された TFT10がオン状態となり、 j番目のデータ信号線 Lsjの電圧 Vsが当該 T FT10を介して画素電極 Epixに与えられる。これにより、その画素電極 Epixと共通電極 Ecによって形成される画素容量 Cpに当該電圧 Vsが画素電圧 Vpixとして書き込まれる。

[0062] 次に、本実施形態における要部構成について説明する。図 10は、本実施形態においてデータ信号線を駆動するための要部構成を 1本の第 1データ信号線 Lsaに着目して示す簡略回路図である。ここで、上記と同様、 j番目の第 1データ信号線 Lsaに着目し、 j番目の第 1データ信号線を符号" Lsaj"で示すと共に、 j番目の第 2データ信号線を符号" Lsbj"で示すものとする。また、図 3に示す第 1アナログスィッチ回路 314 における開閉スィッチ SWajは、図 4 (B)に示すような記号で表現し、図 5に示す第 2 アナログスィッチ回路 324における切替スィッチ SWbjは、図 6 (B)に示すような記号で表現するものとする。

[0063] 本実施形態では、第 1データ信号線 Lsajに印加すべき第 1データ信号 Da (j)は、図 3に示すように、第 1データ信号線駆動回路 310の第 IDA変換回路 313における j 番目のセレクタ SEajから開閉スィッチ SWajを介して出力される。すなわち、このセレクタ SEajは、第 1ラッチ回路 312から出力される j番目の第 1内部デジタル信号 da (j) である 6ビットデジタル信号に基づき、第 1階調基準電圧発生回路 331からの 64個の第 1階調基準電圧 VaO〜V63の中カゝらいずれかの電圧を第 1データ電圧 Va (j)として選択する。この第 1データ電圧 Va (j)は、開閉スィッチ SWajとしての第 1のアナログスィッチ SW1を介し、 j番目の第 1データ信号線 Lsajに第 1データ信号 Da (j)として印加される。

[0064] また本実施形態では、各第 1データ信号線 Lsajに、対応する第 2データ信号線 Lsb jが平行に沿うように配置されており（図 2参照）、対応する第 1および第 2データ信号線 Lsaj, Lsbjの間には所定容量 Cssが形成されている（以下、この容量 Cssを「対向配線容量」という）。第 2データ信号線 Lsbjに印加すべき第 2データ信号 Db (j)は、図 5に示すように、第 2データ信号線駆動回路 320の第 2DA変換回路 323における j番目のセレクタ SEbj力も切替スィッチ SWbjを介して出力される。このセレクタ SEbjは、第 2ラッチ回路 322から出力される j番目の第 2内部デジタル信号 db (j)である 2ビットデジタル信号に基づき、第 2階調基準電圧発生回路 332からの 4個の第 2階調基準電圧 VbO〜Vb3の中からいずれかの電圧を第 2データ電圧 Vb (j)として選択する。この第 2データ電圧 Vb (j)は、切替スィッチ SWbjを構成する第 2のアナログスィッチ S W2を介し、 j番目の第 2データ信号線 Lsbjに第 2データ信号 Db (j)として印加される。この第 2データ信号線 Lsbjに接続される切替スィッチ SWbjは、第 2のアナログスィツチの他に第 3のアナログスィッチ SW3を含み、この第 2データ信号線 Lsbjは第 3のアナログスィッチ SW3を介して接地される。

[0065] なお、第 1および第 2DA変換回路 313, 323における各セレクタ SEaj, SEbjの出力部に電圧ホロヮを使用したバッファを挿入するようにしてもよい。このような構成にすれば、負荷容量が大きく周波数の高い高精細の表示装置にも対応しやすくなる。

[0066] 図 10に示す上記要部構成において、第 1のアナログスィッチ SW1は、図 11 (B)に示すように、第 1切換制御信号 Cswlに基づき、ラッチストローブ信号 LS (図 11 (A) ) で決まる画素値の書込期間に相当する各水平期間の前半でオン状態となり、各水平期間の後半でオフ状態となる。第 2のアナログスィッチ SW2は、図 11 (C)に示すように、第 2切換制御信号 Csw2に基づき、各水平期間の前半でオフ状態となり、各水平期間の後半でオン状態となる。第 3のアナログスィッチ SW3は、図 11 (D)に示すように、第 2切換制御信号 Csw2に基づき、各水平期間の前半でオン状態となり、各水平期間の後半でオフ状態となる。

[0067] したがって、各水平期間の前半では、第 1データ信号線しに、第 1データ信号線駆動回路 310内のセレクタ SEaj (以下「DAC1」ともいう）からの第 1データ電圧 Va (j )が第 1のアナログスィッチ SW1を介して印加され、第 2データ信号線 Lsbjは、第 3のアナログスィッチ SW3を介して接地される (接地ライン Lgndに接続される）。したがつて、第 1データ信号線 Lsajは、この前半期間において第 1データ信号線駆動回路 31 0によって駆動され (図 11 (E) (G) )、この前半期間の終了時点では第 1データ電圧 Va (j)となっている。また、第 2データ信号線 Lsbjは、この前半期間において接地され（図 11 (F) )、この前半期間の終了時点では接地電位となっている。なお、図 11 ( G)において、「F期間」は第 1データ信号線 Lsajがフローティング状態 (電気的に浮いた状態)となる期間を示し、「D期間」は第 1データ信号線 Lsajに電圧が印加されている期間すなわち第 1データ信号線 Lsajが駆動されている期間を示すものとする。

[0068] 一方、各水平期間の後半では、第 1データ信号線 Lsajは、第 1データ信号線駆動回路 310内の DAC1から電気的に切り離されており、第 2データ信号線 Lsbjには、第 2データ信号線駆動回路 320内のセレクタ SEbj (以下「DAC2」ともいう）からの第 2データ電圧 Vb (j)が第 2のアナログスィッチ SW2を介して印加される。したがって、この後半期間において、第 1データ信号線 Lsajはフローティング状態となり（図 11 (G ) )、第 2データ信号線 Lsbjは、第 2データ信号線駆動回路 320によって駆動され、第 2データ電圧 Vb (j)を与えられる（図 11 (F) )。これにより、対向配線容量 Css介して第 2データ信号線 Lsbjに結合されたフローティング状態の第 1データ信号線 Lsajの電位は、第 2データ電圧 Vb (j)だけ上昇する。このようにして、この後半期間では、第 1データ信号線 Lsajにおいて、 6ビットデジタル信号 da (j)に相当する第 1データ電圧 Va (j)に対し 2ビットデジタル信号 db (j)に相当する第 2データ電圧 Vb (j)が対向配線容量 Cssを介して加算され、その加算値に相当する電圧が得られる（図 11 (E) )。すなわち、 8ビットのデジタル映像信号 Dvに相当する電圧が第 1データ信号線 Lsajに得られる。

[0069] ここで、表示部 500において i番目の走査信号線が選択されているものとすると、ゲート端子が i番目の走査信号線に接続されソース端子が j番目の第 1データ信号線 Ls ajに接続された TFTIOがオン状態となり、 j番目の第 1データ信号線 Lsajの電圧 Vs が当該 TFTIOを介して画素電極 Epixに与えられる。これにより、その画素電極 Epix と共通電極 Ecによって形成される画素容量 Cpに当該電圧 Vsが画素電圧 Vpixとして書き込まれる（図 11 (E) )。この画素容量 Cpは、次に（1フレーム期間後に)新たな画素電圧が書き込まれるまで、当該画素電圧 Vpixと共通電圧 Vcomとの差に相当する電圧を保持する。

[0070] なお、第 1データ信号線 Lsajの電圧 Vsが画素電圧 Vpixとして画素容量 Cpに書き込まれる期間では当該第 1データ信号線 Lsajがフローティング状態となっているが、画素容量 Cpに比べ、対向配線容量 Cssを含む 1本の第 1データ信号線 Lsaの配線容量は十分に大きい。一例を挙げると、液晶パネル 600として例えば 2〜3型クラスの中小型液晶パネルを想定した場合、画素容量 Cpは 0. 5 [pF]程度であるのに対し、 1本のデータ信号線当たりの配線容量は 20[pF]で、本実施形態ではこれに 30 [pF ]程度の対向配線容量 Cssが追加される。したがって、画素容量 Cpに画素値として書き込まれる電圧 Vpixは、画素容量 Cpにはほとんど影響されない。

[0071] < 1. 4 作用および効果等 >

図 7に示した従来の液晶表示装置では、デジタル映像信号 Dv力 ¾ビット信号であることに対応して、階調基準電圧発生回路 380において、図 12 (A)に示すような抵抗列による分圧回路によって 256個の階調基準電圧 V0〜V255が生成され、それらの階調基準電圧 V0〜V255を伝達するための 256本の電圧ラインが DA変換回路内に配設されている。これらの階調基準電圧 V0〜V255は、表示部 550で表示可能な階調に対応している。例えばノーマリホワイト方式の場合は、図 12 (B)に示すように、階調基準電圧 V255=VLが白表示における液晶への印加電圧 Vwhiteとなり、階調基準電圧 V0=VHが黒表示における液晶への印加電圧 Vblackとなり、階調基準電圧 V1〜V254は、中間調表示における液晶への印加電圧となる。

[0072] 既述のように、各データ信号線 Lsjに印加すべき電圧がそれらの階調基準電圧 VO 〜V256の中力 DA変換回路内のセレクタ SELj (DAC)で選択され、データ信号 D (j)として出力される。このデータ信号 D (j)として選択された電圧すなわちデータ信号線 Lsjの電圧 Vsは、そのデータ信号線 Lsjに接続されたオン状態の TFT10を介して画素電極 Epixに画素電圧 Vpixとして印加される（図 8参照）。これにより、その画素電極 Epixを含む画素形成部における液晶層（以下「画素液晶」という）には、その画素電圧 Vpixと共通電極 Ecの電圧（共通電圧) Vcomとの差に相当する電圧が印加され、その印加電圧に応じてその画素液晶の透過率が変化する。すなわち、各画素液晶への印加電圧 Vicは上記階調基準電圧 V0〜V255にそれぞれ対応する 25 6個の電圧のいずれかであり、このような印加電圧 Vicに応じて図 14に示すように液晶における光の透過率 Tが変化する。ただし、図 14は、液晶への印加電圧 Vicと透過率 Tとの関係を示す概念図であって、 6ビットの入力デジタル映像信号を想定しているので、図 14において "〇"で示す点は、当該入力デジタル映像信号で表現可能な 64階調の、ずれかに対応する。

[0073] これに対し、本実施形態に係る液晶表示装置では、 8ビットのデジタル映像信号 Dv のうち、上位 6ビットが上位ビット映像信号 Dv[7 : 2]として第 1データ信号線駆動回路 310に入力され、下位 2ビットが下位ビット映像信号 Dv[l : 0]として第 2データ信号線駆動回路 320に入力される。第 1データ信号線駆動回路 310に階調基準電圧を供給する第 1階調基準電圧発生回路 331では、 6ビットの上位ビット映像信号 Dv[7 : 2]に対応して、図 13 (A)に示すような抵抗列による分圧回路によって 64個の第 1階調基準電圧 VaO〜Va63が生成され、それらの第 1階調基準電圧 VaO〜Va63を伝達するための 64本の電圧ラインが DA変換回路 313内に配設されている。一方、第 2 データ信号線駆動回路 320に階調基準電圧を供給する第 2階調基準電圧発生回路 332では、 2ビットの下位ビット映像信号 Dv[l : 0]に対応して、図 13 (B)に示すような抵抗列による分圧回路によって 4個の第 2階調基準電圧 VbO〜Vb3が生成され、それらの第 2階調基準電圧 VbO〜Vb3を伝達するための 4本の電圧ラインが DA変換回路 323に配設されている。なお、図 13 (B)における VHbもしくは VLbの端子が接地されて!、る場合にぉ、て、 2ビットの下位ビット映像信号 Dv[l： 0]のデータで電圧が加算されないときには、上位 6ビットで階調電圧が決まる。この場合、第 2階調基準電圧 VbO〜Vb3のうち電圧 VbOまたは Vb3のための電圧ラインは必ずしも必要ではないので、第 2階調基準電圧 VbO〜Vb3のための電圧ラインは 1本減らして 3本としてもよい。

[0074] 既述のように、各第 1データ信号線 Lsajに印加すべき電圧は、第 1階調基準電圧 V aO〜Va63の中力第 IDA変換回路 313内のセレクタ SEaj (DACl)で選択され、第 1データ電圧 Va (j)として出力される。この第 1データ電圧 Va (j)は、書込期間に相当する各水平期間の前半に、第 1のアナログスィッチ SW1を介して第 1データ信号線 Lsajに印加される（図 10、図 11 (B) (E) )。各第 1データ信号線 Lsajは、各水平期間の後半では、第 1のアナログスィッチ SW1により、 DAC1から切り離されてフローテイング状態となっている（図 10、図 11 (B) (G) )。一方、各第 2データ信号線 Lsbjに印加すべき電圧は、第 2階調基準電圧 VbO〜Vb3の中から第 2DA変換回路 323内のセレクタ SEbj (DAC2)で選択され、第 2データ電圧 Vb (j)として出力される。この第 2 データ電圧 Vb (j)は、各水平期間の後半に、第 2のアナログスィッチ SW2を介して第 2データ信号線 Lsbjに印加される（図 10、図 11 (C) (F) )。各第 2データ信号線 Lsbj は、各水平期間の前半では、第 3のアナログスィッチ SW3を介して接地されている（図 10、図 11 (D) (F) )。

[0075] したがって、各水平期間の前半では、 DAC1からの第 1データ電圧 Va (j)が第 1データ信号線 Lsajの電圧 Vsとなり、対向配線容量 Cssが充電されて当該対向配線容量 Cssにこの電圧 Vsが保持される。そして、各水平期間の後半では、第 1データ信号線 Lsajはフローティング状態となる一方、第 2データ信号線 Lsbjには第 2データ電圧 Vb (j)が印加される。これにより、第 1データ電圧 Va (j)と第 2データ電圧 Vb (j)とは対向配線容量 Cssを介して加算されることになり、第 1データ信号線 Lsajの電圧 Vsは、その加算値に相当する電圧となる（図 11 (E) )。この場合、第 1データ信号線 Lsaj に接続される容量として対向配線容量 Css以外を無視できる場合には、 Vs = Da (j) + Db (j)となるが、一般的には、第 1データ信号線 Lsajの電圧 (各水平期間の後半の終了時点の電圧) Vsは次式で表される。

Vs=Va (j) + (Css/Csbub) X AVss …ひ）

ここで、 Csbusは、 1本の第 1データ信号線 Lsajに接続される全容量を示し、 AVss は、各水平期間の前半に対する後半における第 2データ信号線 Lsbjの電圧 Vssの変化量を示している。本実施形態では、各水平期間の前半において第 2データ信号線 Lsbjは接地されて、るので、

AVss=Vb (j) -0 - -- (2)

となる。

[0076] このような式（1)および（2)で決定される第 1データ信号線 Lsajの電圧 Vsは 64 X 4

= 256の値をとり得、このとり得る電圧値は、表示部 500で表示可能な階調に対応している。例えばノーマリホワイト方式の場合は、図 13 (C)に示すように、第 1階調基準電圧 Va63=VLaが白表示における液晶への印加電圧 Vwhiteとなり、第 1階調基準電圧 VaOと第 2階調基準電圧 VbOに (CssZCsbub)を乗じた値との加算値に相当する電圧が黒表示における液晶への印加電圧 Vblackとなる。そして、第 1階調基準電圧 V1〜V63の!、ずれかと、第 2階調基準電圧 VbO〜Vb3の!、ずれかに（CssZC sbub)を乗じた値との加算値に相当する電圧が、中間調表示における液晶への印加電圧となる。なお以下では、このように (CssZCsbub)という係数を乗じた値との加算も、単に「加算」と呼ぶものとする（上記式（1) (2)参照)。

[0077] 画素値の書込期間としての各水平期間の後半では、上式（1) (2)で表される第 1データ信号線 Lsajの電圧 Vsは、その第 1データ信号線 Lsjに接続されたオン状態の T FT10を介して画素電極 Epixに画素電圧 Vpixとして印加される（図 10参照）。これにより、その画素電極 Epixを含む画素形成部における画素液晶には、その画素電圧 Vpixと共通電圧 Vcomとの差に相当する電圧が印加され、その印加電圧に応じてその画素液晶の透過率が変化する。すなわち、各画素液晶への印加電圧 Vicは、第 1階調基準電圧 VaO〜Va63のいずれかと、第 2階調基準電圧 VbO〜Vb3のいずれかに（CssZCsbub)を乗じた値との加算値に対応し、このような印加電圧 Vicに応じて液晶における光の透過率が変化する。すなわち、 DAC1からの第 1データ電圧 Va (j)のみによる印加電圧 Vicと透過率 Tとの関係は、図 15に示すような関係となり、上記加算値に対応した印加電圧 Vicと透過率 Tとの関係は、図 16に示すような関係となる。ここで、上記加算値の電圧は、各水平期間の後半終了時点の第 1データ信号線 Lsajの電圧 Vsであって、各画素形成部における画素容量 Cpに保持される電圧に対応する（以下、この電圧を「書込電圧」という）。なお、図 15および図 16は、液晶への印加電圧 Vicと透過率 Tとの関係を示す概念図であって、液晶への印加電圧 Vicとして、図 15は 4ビットデジタル信号に対応する電圧を想定し、図 16は 4ビットデジタル信号に対応する電圧と 2ビットデジタル信号に対応する電圧との加算値の電圧を想定している。したがって、図 15において "〇"で示す点は、 4ビットデジタル信号で表現可能な 16階調のいずれか〖こ対応し、図 16において "〇"で示す点は、 16階調を表現可能な 4ビットデジタル信号に対応する電圧と 4階調を表現可能な 2ビットデジタル信号に対応する電圧との加算値の電圧がとり得る値のいずれかに対応する。

[0078] 以上のような本実施形態によれば、従来よりも階調基準電圧の数を抑えつつ多階調表示を行うことができる。すなわち、 8ビットのデジタル映像信号に基づき階調表示を行う場合、上記従来の液晶表示装置では、 256個の階調基準電圧 VO〜V255を必要としたのに対し、本実施形態では、 64個の第 1階調基準電圧 VaO〜Va63と 4個の第 2階調基準電圧 VbO〜Vb3とによって 256階調の表示を行うことができる。したがって、本実施形態によれば、階調基準電圧を伝達するためにデータ信号線駆動回路内に配設すべき電圧ラインの数が低減されると共に、 DA変換のためのセレクタの回路規模も小さくなる。これにより、データ信号線の駆動回路のレイアウト面積を従来に比べて大幅に減らすことができる。

[0079] また、本実施形態によれば、階調基準電圧発生回路内にバッファを設ける構成の場合、それらのノッファの数が従来よりも少なくなるので、液晶表示装置における消費電力の低減にも有効である。

[0080] また、本実施形態では、 8ビットのデジタル映像信号 Dvに対応するアナログ信号としての電圧 Vsを得るために第 1データ電圧 Va (j)と第 2データ電圧 Vb (j)とが容量を介して加算されており（図 10、図 11 (E) )、この加算のための容量として、第 1データ信号線 Lsajと第 2データ信号線 Lsbjとの間の対向配線容量 Cssが利用されて、る。すなわち、表示部 500におけるデータ信号線が絶縁層を挟んで対向するように配置された 2層の配線パターンによって形成されている。したがって、液晶パネル上でのレイアウト面積の増大を抑えつつ、 DA変換のための加算に必要な容量 Cssとして大きな容量を確保することができる。なお、第 1データ信号線 Lsaに繋がる寄生容量の影響については、第 2データ電圧 Vb (j)を生成するための第 2階調基準電圧 VbO〜 Vb3を既述の式（1) (2)に基づき調整することにより抑えることができる。

[0081] また、表示部 500において上記のように 2層配線パターンによってデータ信号線が形成されることを前提として、データ信号線の駆動回路が、表示部 500の相対する 2 辺の一方側と他方側に分離された構成となっている。すなわち、当該一方側には第 1データ信号線 Lsajに接続された第 1データ信号線駆動回路 310が配置され、当該他方側には第 2データ信号線 Lsbjに接続された第 2データ信号線駆動回路 320が配置されている（図 1)。このような構成は、駆動回路内のラッチ回路も 2つに分離されることから、データ信号線が狭ピッチで配置される多ビットのデジタル方式の駆動回路を実現する場合に有効である。なお、このような狭ピッチ化や多ビット化に対応するために、データ信号線駆動回路を、奇数番目のデータ信号線の駆動回路と偶数番目のデータ信号線の駆動回路とに分離することで 2倍のピッチを確保するという手法も知られている。しかし、このような手法によれば、階調基準電圧を 2つの駆動回路で共有できないことから、表示不良が発生しやすい。これに対し、本実施形態によれば、第 1データ信号線駆動回路 310と第 2データ信号線駆動回路 320という 2つの駆動回路に対応して、階調基準電圧が第 1階調基準電圧と第 2階調基準電圧とに分離されており、各階調基準電圧は 1本の電圧ラインのみによって伝達されるので、上記手法に比べて表示品位を高めることができる。

[0082] また、本実施形態では、 8ビットのデジタル映像信号 Dvに対応するアナログ信号としての電圧 Vsを第 1データ電圧 Va (j)と第 2データ電圧 Vb (j)との加算によって得るために、当該 8ビットのデジタル映像信号 Dvを 6ビットの上位ビット映像信号 Dv[7： 2 ]と 2ビットの下位ビット映像信号 Dv[l : 0]とに分けている（図 1、図 10)。しかし、 DA 変換の対象とすべきデジタル信号の 2つのビット群への分け方は、これに限定されるものではな!/、。例えば、上記 8ビットのデジタル映像信号 Dvを 5ビットの上位ビット映像信号 Dv[7： 3]と 3ビットの下位ビット映像信号 Dv[2： 0]とに分けてもょヽ。この場合、第 1階調基準電圧発生回路 331は 32個の第 1階調基準電圧 VaO〜Va31を、第 2階調基準電圧発生回路 332は 8個の第 2階調基準電圧 VbO〜Vb7をそれぞれ生成し、第 IDA変換回路 313内の各セレクタ SEajは、 32個の第1階調基準電圧¥&0 〜Va31の中からいずれかを第 1データ電圧 Va (j)として選択し、第 2DA変換回路 3 23内の各セレクタ SEbjは、 8個の第 2階調基準電圧 VbO〜Vb7の中からいずれかを第 2データ電圧 Vb (j)として選択することになる。

[0083] ところで、第 1階調基準電圧はガンマ補正等のために不均等間隔の複数電圧からなるように設定できるが、第 2階調基準電圧は均等間隔の複数電圧力もなるように設定せざるを得ない（図 13、図 16参照)。したがって、 DA変換の対象とすべきデジタル信号を構成するビットを上位ビット群と下位ビット群とに分ける場合には、上位ビット群を構成するビットの数を下位ビット群を構成するビットの数よりも多くするのが好ましい。しかし、 DA変換の対象とすべきデジタル信号を構成するビットを上位ビット群と下位ビット群とに分けるのではなく他の分割方法によって 2つ又はそれ以上のビット群に分けてもよい。ただし、上位ビット群と下位ビット群とに分ける方力上位ビット群に対応する階調基準電圧をガンマ補正を考慮した設定にすることができるという点で有利である。

[0084] なお、本実施形態に係る液晶表示装置は、デジタル映像信号 Dvに基づく第 1内部デジタル信号 da (j)と第 2内部デジタル信号 db (j)からなるデジタル信号を第 1データ信号線 Lsajに与えるべきアナログ電圧 Vsに変換する DA変換器を第 1データ信号線毎に備えていると言える。この DA変翻は、第 1データ信号線駆動回路 310における第 IDA変換回路 313内のセレクタ SEajおよび第 1アナログスィッチ回路 314内の開閉スィッチ SWajと、第 2データ信号線駆動回路 320における第 2DA変換回路 32 3内のセレクタ SEbjおよび第 2アナログスィッチ回路 324内の切替スィッチ SWbjと、第 1のアナログスィッチ回路 314内の開閉スィッチ SWajに接続された第 1導体としての第 1データ信号線 Lsajと、第 2のアナログスィッチ回路 324内の切替スィッチ SWbj に接続され第 1データ信号線 Lsajとの間に対向配線容量 Cssが形成されるように配設された第 2導体としての第 2データ信号線 Lsbjとから構成される (j = l, 2, · ··, n)。この構成において、対向配線容量 Cssは第 1データ電圧 Va (j)と第 2データ電圧 Vb ( j)との加算のための容量素子として機能し、開閉スィッチ SWajと切替スィッチ SWbj と第 1データデータ信号線 Lsajと第 2データ信号線 Lsbjとは、当該加算のための接続切替回路を構成する。

[0085] < 2.第 2の実施形態 >

< 2. 1 全体の構成および動作 >

図 17は、本発明の第 2の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置も、表示制御回路 200と液晶パネル 620とを備え、液晶パネル 620は、多結晶シリコンにより作製された薄膜トランジスタ (TFT)を用いたドラィバモノリシック型の液晶パネルであって、表示部 550と共に、データ信号線駆動回路 340と、第 1および第 2階調基準電圧発生回路 331, 332と、走査信号線駆動回路 400とを含んでいる。これらの構成要素のうち、第 1および第 2階調基準電圧発生回路 331, 332と走査信号線駆動回路 340とは、第 1の実施形態と同様の構成である。しかし、本実施形態における表示部 550では、データ信号線 Lsa, Lsbが 2層配線パターンによって形成された第 1の実施形態の表示部 500 (図 2)とは異なり、図 18 に示すように、従来と同様、データ信号線 Lsが 1層配線パターンで形成されている。なお、表示部 550における他の構成は第 1の実施形態と同様であるので、同一部分には同一の参照符号を付して説明を省略する。

[0086] 本実施形態におけるデータ信号線駆動回路 340は、表示部 550 (のデータ信号線 )の一方側にのみ設けられており、この点で第 1の実施形態とは異なる（図 1参照)。データ信号線駆動回路 340の構成は、シフトレジスタ 341とラッチ回路 342と DA変換回路 343とアナログスィッチ回路 344とを含むという点で第 1の実施形態と同様である。しかし、本実施形態では、ラッチ回路 342は、 8ビットのデジタル映像信号 Dvを (上位ビット群と下位ビット群とに分けずに）、第 1の実施形態と同一構成のシフトレジスタ 341からのサンプリングパルスに基づき順次サンプリングし、ラッチストローブ信号 LSに基づき 1水平期間毎にデジタル映像信号 Dvの 1ライン分を一斉に出力する。このようにして出力されたデジタル映像信号 Dvの 1ライン分は n個の 8ビット内部デジタル信号 d (l)〜d (n)として DA変換回路 343に入力される。なお、これらの内部デジタル信号 d(l)〜d (n)は表示部 550における（n本）のデータ信号線 Ls (Lsl〜Lsn) とそれぞれ対応している。

[0087] DA変換回路 343は、第 1の実施形態における第 IDA変換回路 313 (図 3)を構成するセレクタ（以下「第 1セレクタ」 t 、う） SEal〜SEanと第 2DA変換回路 323 (図 5) を構成するセレクタ（以下「第 2セレクタ」 t 、う） SEbl〜SEbnとの双方を含む。また、 DA変換回路 343には、第 1階調基準電圧 VaO〜Va63を伝達するための 64本の電圧ラインと、第 2階調基準電圧 VbO〜Vb3を伝達するための 4本の電圧ラインとが配設されている。第 1セレクタ SEajは、ラッチ回路 342からの内部デジタル信号 d(j)のうち上位 6ビットの信号に基づき第 1階調基準電圧 VaO〜Va63の中力もいずれかを第 1データ電圧 Va (j)として選択し、第 2セレクタ SEbjは、ラッチ回路 342からの内部デジタル信号 d (j)のうち下位 2ビットの信号に基づき第 2階調基準電圧 VbO〜Vb3の中からいずれかを第 2データ電圧 Vb (j)として選択する (j = l, 2, · ··, n)。このようにして得られた第 1および第 2データ電圧 Va (j) , Vb (j)はアナログスィッチ回路 344に入力される。 [0088] アナログスィッチ回路 344は、第 1の実施形態における第 1アナログスィッチ回路 31 4 (図 3)を構成する開閉スィッチ SWal〜SWanと第 2アナログスィッチ回路 324 (図 5 )を構成する切替スィッチ SWbl〜SWbnとの双方を含むと共に、第 1の実施形態における対向配線容量 Cssに相当するデータ保持用コンデンサ（これも符号" Css"で示すものとする）を含んでいる。第 1の実施形態と同様、開閉スィッチ SWal〜SWan は第 1切替制御信号 Cswlによって制御され、切替スィッチ SWbl〜SWbnは第 2切替制御信号 Csw2によって制御される（図 11 (B)〜（D) )。 DA変換回路 343における第 1セレクタ SEajの出力端は、開閉スィッチ SWajを介してデータ信号線駆動回路 340の出力端子に接続されている。 DA変換回路 343における第 2セレクタ SEbjの出力端は、切替スィッチ SWbjを介してデータ保持用コンデンサ Cssの一端に接続され、当該データ保持用コンデンサ Cssの他端はデータ信号線駆動回路の出力端子に接続されている。

[0089] 上記のように構成されたデータ信号線駆動回路 340によっても、第 1の実施形態と同様、 8ビットのデジタル映像信号 Dvのうち上位 6ビットの映像信号に対応する第 1 データ電圧 Va (j)と下位 2ビットの映像信号に対応する第 2データ電圧 Vb (j)との加算値に相当する電圧力表示部 500におけるデータ信号線 Lsjに印加される。また、表示部 550における走査信号線 Lgも走査信号線駆動回路 400により第 1の実施形態と同様に駆動される。

[0090] < 2. 2 要部の構成および動作 >

図 19は、上記のように構成された液晶表示装置においてデータ信号線を駆動するための要部構成を 1本のデータ信号線 Lsに着目して示す簡略回路図である。ここでは、 j番目のデータ信号線 Lsjに着目するものとする。また、アナログスィッチ回路 334 における開閉スィッチ SWajは、図 4 (B)に示すような記号で表現し、切替スィッチ S Wbjは、図 6 (B)に示すような記号で表現するものとする。

[0091] 本実施形態では、 8ビットのデジタル映像信号 Dvの 1ライン分に相当する 8ビット内部デジタル信号 d (l)〜d(n)がラッチストローブ信号 LSに基づき 1水平期間毎にラッチ回路 342から出力され、 DA変換回路 343に与えられる。 DA変換回路 343では、 j 番目のデータ信号線 Lsjに対応する内部デジタル信号 d (j)のうち、上位 6ビットの信号は第 1セレクタ SEajである DAC1に入力され、下位 2ビットの信号は第 2セレクタ S Ebjである DAC2に入力される。

[0092] DAC1は、内部デジタル信号 d(j)のうちの上位 6ビットの信号に基づき第 1階調基準電圧 VaO〜Va63の中力もいずれかを第 1データ電圧 Va (j)として選択し、この第 1データ電圧 Va (j)を当該上位 6ビットの信号に対応するアナログ電圧として出力する。この第 1データ電圧 Va (j)は、開閉スィッチ SWajとしての第 1のアナログスィッチ SW1を介してデータ信号線駆動回路 340の外部出力端子 Tjおよびデータ保持用コンデンサ Cssの一端に与えられる。

[0093] DAC2は、内部デジタル信号 d(j)のうちの下位 2ビットの信号に基づき第 2階調基準電圧 VbO〜Vb3の中力もいずれかを第 2データ電圧 Vb (j)として選択し、この第 2 データ電圧 Vb (j)を当該上位 2ビットの信号に対応するアナログ電圧として出力する oこの第 2データ電圧 Vb (j)は、切替スィッチ SWbjを構成する第 2のアナログスィッチ SW2を介してデータデータ保持用コンデンサ Cssの他端 Nssに与えられる。この他端 Nssは、切替スィッチ SWbjを構成する第 3のアナログスィッチ SW3を介して接地されて、る（接地ライン Lgndに接続されて、る)。

[0094] 上記のような構成によれば、ラッチストローブ信号 LSの周期に相当する書込期間の前半すなわち各水平期間の前半では、第 1のアナログスィッチ SW1および第 3のァナログスィッチ SW3がオン状態となり、第 2アナログスィッチ SW2がオフ状態となるので（図 11 (B)〜（D) )、データ保持用コンデンサ Cssの一端に第 1データ電圧 Va (j) が印加され、他端 Nssは接地される。これによりデータ保持用コンデンサ Cssは充電され、第 1データ電圧 Va (j)が当該データ保持用コンデンサ Cssに保持される。一方、各水平期間の後半では、第 1のアナログスィッチ SW1および第 3のアナログスイツチ SW3がオフ状態となり、第 2のアナログスィッチ SW2がオン状態となるので（図 11 ( B)〜（D) )、データ保持用コンデンサ Cssの一端に接続されるデータ信号線 Lsjはフローテイング状態となり、データ保持用コンデンサ Cssの他端 Nssには第 2データ電圧 Vb (j)が印加される。これにより、第 1データ電圧 Va (j)と第 2データ電圧 Vb (j)とはデータ保持用コンデンサ Cssを介して加算され、データ信号線 Lsjの電圧 Vsは、その加算値に相当する電圧となる（図 11 (E) )。この場合、データ信号線 Lsjに接続される容量としてデータ保持用コンデンサ Css以外を無視できる場合には、 Vs = Da (j) + Db (j)となるが、一般的には、第 1データ信号線 Lsjの電圧 (各水平期間の後半の終了時点の電圧) Vsは次式で表される。

Vs=Va (j) + (Css/Csbub) XVb (j) · '· (3)

ここで、 Csbusは、 1本のデータ信号線 Lsjに接続される全容量を示している。

[0095] 上記第 1データ電圧 Va (j)は内部デジタル信号 d (j)の上位 6ビットの信号に対応するアナログ電圧であり、上記第 ₂データ電圧 _vb (j)は内部デジタル信号 d (j)の下位 2 ビットの信号に対応するアナログ電圧であるので、データ信号線 Lsjには、 8ビットの内部デジタル信号に対応する電圧、したがってデジタル映像信号 Dvに対応する電圧 Vsが得られる。ここで、表示部 550において走査信号 G (i)の印加される i番目の走査信号線が選択されているものとすると、ゲート端子が i番目の走査信号線に接続されソース端子が j番目のデータ信号線 Lsjに接続された TFT10がオン状態となり、 j 番目のデータ信号線 Lsjの電圧 Vsが当該 TFT10を介して画素電極 Epixに与えられる。これにより、その画素電極 Epixと共通電極 Ecによって形成される画素容量 Cp〖こ当該電圧 Vsが画素電圧 Vpixとして書き込まれる。

[0096] このようにして、本実施形態にぉ、ても第 1の実施形態と同様、デジタル映像信号 Dvに応じた画素電圧 Vpixが各画素容量 Cpに書き込まれ、これにより、デジタル映像信号 Dvの表す画像が表示部 550に表示される。

[0097] < 2. 3 効果 >

以上のような本実施形態によっても、第 1の実施形態と同様、従来よりも階調基準電圧の数を抑えつつ多階調表示を行うことができる。したがって、階調基準電圧を伝達するためにデータ信号線の駆動回路内に配設すべき電圧ラインの数が低減されると共に、 DA変換のためのセレクタの回路規模も小さくなる。これにより、データ信号線の駆動回路のレイアウト面積を従来に比べて大幅に減らすことが可能となる。

[0098] また、本実施形態によれば、データ保持用コンデンサ Cssがデータ信号線駆動回路内に設けられるので、そのレイアウト面積が増える力表示部 550において第 2データ信号線 Lsbのための配線は不要となる。

[0099] なお、本実施形態に係る液晶表示装置は、デジタル映像信号 Dvに基づく内部デジタル信号 d (j)をデータ信号線 Lsjに与えるべきアナログ電圧 Vsに変換する DA変をデータ信号線毎に備えていると言える。この DA変は、データ信号線駆動回路 340における DA変換回路 343内のセレクタ SEaj, SEbjと、アナログスィッチ回路 344内の開閉スィッチ SWaj、切替スィッチ S Wbjおよびデータ保持用コンデンサ C ssとから構成される (j = l, 2, · ··, n)。この構成において、データ保持用コンデンサ C ssは第 1データ電圧 Va (j)と第 2データ電圧 Vb (j)との加算のための容量素子として機能し、開閉スィッチ SWaj (アナログスィッチ SW1)および切替スィッチ SWbj (アナログスィッチ SW2, SW3)は当該加算のための接続切替回路を構成する。なお、データ保持用コンデンサ Cssの他端 Nss又はそれに直接に接続される配線は、切替スイッチ SWbjを介してセレクタ SEbjが接続される導体に該当する。

[0100] また、上記第 2の実施形態では、第 1データ電圧 Va (j)と第 2データ電圧 Vb (j)との加算値に相当する電圧がデータ保持用コンデンサ Cssの一端に得られ、その電圧がそのまま表示部 550のデータ信号線 Lsjに印加される力これに代えて、上記加算値に相当する電圧をバッファを介してデータ信号線 Lsjに印加するようにしてもょ、。すなわち、図 20に示すように、データ信号線駆動回路の外部出力端子 Tj毎に設けられるデータ保持用コンデンサ Cssの一端とデータ信号線駆動回路の外部出力端子 T jとの間に、例えば電圧ホロヮを使用した出力バッファ 30を挿入するようにしてもよい。このような構成によれば、各データ信号線 Lsjを安定的に駆動することができる。

[0101] < 3.他の実施形態および変形例 >

以下、本発明の上記以外の実施形態や変形例について説明する。

[0102] 上記第 1および第 2の実施形態では、 DA変換の対象とすべきデジタル映像信号 D Vを 6ビットの上位ビット映像信号 Dv[7： 2]と 2ビットの下位ビット映像信号 Dv[l： 0]というように 2つのビット群に分けている力 (図 1、図 10)、これに代えて 3つ以上のビット群に分けてもよい。

[0103] 例えば第 1の実施形態にぉヽて、デジタル映像信号 Dvを 5ビットの上位ビット映像信号 Dv[7： 3]と 2ビットの中位ビット映像信号 Dv[2： 1]と 1ビットの下位ビット映像信号 Dv[0]という 3つのビット群に分ける場合には、図 10の要部構成に対応する構成（データ信号線 1本に着目した場合の主要部の構成）は図 21に示すような構成となる。この場合、表示部におけるデータ信号線が、本来のデータ信号線すなわち TFT10 を介して画素電極 Epixに接続されるデータ信号線 Lsaの配線パターンとその上下に絶縁層を挟んで対向するように配置された 2層の配線パターンとからなる 3層の配線ノターンによって形成される。ここで、表示部における本来のデータ信号線を第 1データ信号線 Lsaとヽ、第 1データ信号線 Lsaの下層に形成された配線パターンに相当するデータ信号線を第 2データ信号線 Lsbとヽ、第 1データ信号線 Lsaの上層に形成された配線パターンに相当するデータ信号線を第 3データ信号線 Lscといい、第 1データ信号線 Lsaと第 2データ信号線 Lsbとの間には第 1対向配線容量 Csslが形成され、第 1データ信号線 Lsaと第 3データ信号線 Lscとの間には第 2対向配線容量 Css2が形成されるものとする。また以下では、表示部における j番目の第 1データ信号線 Lsaを示すために符号" Lsaj"を、 j番目の第 2データ信号線 Lsbを示すために符号 "Lsbj"を、 j番目の第 3データ信号線 Lscを示すために符号" Lscj"をそれぞれ使用するものとする。

この場合、階調基準電圧発生回路としては、 5ビットの上位ビット映像信号 Dv[7 : 3 ]に対応して 32個の第 1階調基準電圧 VaO〜Va31を生成する第 1階調基準電圧発生回路と、 2ビットの中位ビット映像信号 Dv[2 : 1]に対応して 4個の第 2階調基準電圧 VbO〜Va4を生成する第 2階調基準電圧発生回路と、 1ビットの下位ビット映像信号 Dv[0]に対応して 2個の第 3階調基準電圧 VcO〜Vclを生成する第 3階調基準電圧発生回路とを備える。そして、第 1データ信号線駆動回路の DA変換回路における各セレクタ (第 1セレクタ） SEajとしての DAC1は、上位ビット映像信号 Dv[7 : 3]に対応する 5ビットの内部デジタル信号 da (j)に基づき第 1階調基準電圧 VaO〜Va31のいずれかを第 1データ電圧 Va (j)として選択する。第 2データ信号線駆動回路内の D A変換回路には、 n本の第 2データ信号線 Lsbにそれぞれ対応する n個の第 2セレクタ SEbl〜SEbnと、 n本の第 3データ信号線 Lscにそれぞれ対応する n個の第 3セレクタ SEcl〜SEcnとが設けられている。 j番目の第 2データ信号線 Lsbjに対応する第 2セレクタ SEbjとしての DAC2は、中位ビット映像信号 Dv[2 : 1]に対応する 2ビットの内部デジタル信号 db (j)に基づき第 2階調基準電圧 VbO〜Vb3の、ずれかを第 2データ電圧 Vb (j)として選択し、 j番目の第 3データ信号線 Lscjに対応する第 3セレクタ SEcjとしての DAC3は、下位ビット映像信号 Dv[0]に対応する 1ビットの内部デジタル信号 dc (j)に基づき第 3階調基準電圧 VcO〜Vclのいずれかを第 3データ電圧 V c (j)として選択する。

[0105] DAC1からの第 1データ電圧 Va (j)は、開閉スィッチとしての第 1のアナログスイツチ SW1を介して第 1データ信号線 Lsajに与えられる。第 2データ信号線駆動回路内のアナログスィッチ回路には、 n本の第 2データ信号線 Lsbにそれぞれ対応する n個の第 1切替スィッチと、 n本の第 3データ信号線 Lscにそれぞれ対応する n個の第 2切替スィッチとが設けられている。第 1切替スィッチは第 2および第 3のアナログスィッチ SW2, SW3から構成され、第 2切替スィッチは第 4および第 5のアナログスィッチ SW 4, SW5から構成される。そして、 DAC2からの第 2データ電圧 Vb (j)は、第 2のアナログスィッチ SW2を介して第 2データ信号線 Lsbj与えられ、 DAC3からの第 3データ電圧 Vc (j)は、第 4のアナログスィッチ SW4を介して第 3データ信号線 Lscj与えられる。また、第 2データ信号線 Lsbjは、第 3のアナログスィッチ SW3を介して接地され、第 3データ信号線 Lscjは、第 5のアナログスィッチ SW5を介して接地される。

[0106] 図 22は、上記構成の場合のデータ信号線の駆動を説明するための信号波形図である。上記構成において第 1〜第 5のアナログスィッチ SW1〜SW5は、図 22 (B)〜（ F)に示すように動作する。これにより、ラッチストローブ信号 LSの周期に相当する書込期間の前半すなわち各水平期間の前半では、第 1、第 3および第 5のアナログスィツチ SW1, SW3, SW5がオン状態となり、第 2および第 4のアナログスィッチ SW2, SW4がオフ状態となる。したがって、第 1対向配線容量 Csslは、第 2データ信号線 L sbj (接地電圧)を基準として第 1データ電圧 Va (j)に充電され、第 2対向配線容量 Cs s2は、第 3データ信号線 Lscj (接地電圧)を基準として第 1データ電圧 Va (j)に充電される。一方、各水平期間の後半では、第 1、第 3および第 5のアナログスィッチ SW1 , SW3, SW5がオフ状態となり、第 2および第 4のアナログスィッチ SW2, SW4がォン状態となる。したがって、第 1データ信号線 Lsajはフローティング状態となり（図 22 ( J) )、第 2データ信号線 Lsbjには第 2データ電圧 Vb (j)が、第 3データ信号線 Lscjには第 3データ電圧 Vc (j)がそれぞれ印加される。これにより、第 1データ電圧 Va (j)と第 2データ電圧 Vb (j)と第 3データ電圧 Vc (j)とは、第 1および第 2対向配線容量 Css 1, Css2を介して加算されることになり、データ信号線 Lsjの電圧 Vsは、その加算値に相当する電圧となる（図 22 (G) )。

[0107] 上記第 1データ電圧 Va (j)は 5ビットの第 1内部デジタル信号 da (j)に対応するアナログ電圧であり、上記第 2データ電圧 Vb (j)は 2ビットの第 2内部デジタル信号 db (j) に対応するアナログ電圧であり、上記第 1データ電圧 Vc (j)は 1ビットの第 3内部デジタル信号 dc (j)に対応するアナログ電圧であるので、第 1データ信号線 Lsajには、 8 ビットのデジタル映像信号 Dvに対応する電圧 Vsが得られる。このデータ信号線 Lsaj の電圧 Vsは、そのデータ信号線 Lsajに接続されたオン状態の TFT10を介して画素電極 Epixに与えられる。これにより、その画素電極 Epixと共通電極 Ecによって形成される画素容量 Cpに当該電圧 Vsが画素電圧 Vpixとして書き込まれる。

[0108] このようにして、図 21に示すような構成においても第 1の実施形態と同様の効果が得られ、しカゝも、階調基準電圧を伝達するためにデータ信号線の駆動回路内に配設すべき電圧ラインの数が更に低減されると共に、 DA変換のためのセレクタの回路規模も更に小さくなるので、データ信号線の駆動回路のレイアウト面積を更に減らすことができる。

[0109] 第 2の実施形態においても、上記と同様に、デジタル映像信号 Dvを 6ビットの上位ビット映像信号 Dv[7： 2]と 2ビットの下位ビット映像信号 Dv[l： 0]とに分ける代わりに、 5ビットの上位ビット映像信号 Dv [7： 3]と 2ビットの中位ビット映像信号 Dv [2： 1]と 1 ビットの下位ビット映像信号 Dv[0] t 、う 3つのビット群に分けるようにしてもょ、。この場合、図 19の要部構成に対応する構成 (データ信号線 1本に着目した場合の主要部の構成）は図 23に示すような構成となる。

[0110] この場合、階調基準電圧発生回路としては、上記と同様、 32個の第 1階調基準電圧 VaO〜Va31を生成する第 1階調基準電圧発生回路と、 4個の第 2階調基準電圧 VbO〜Va4を生成する第 2階調基準電圧発生回路と、 2個の第 3階調基準電圧 VcO 〜Vclを生成する第 3階調基準電圧発生回路とが設けられる。そしてデータ信号線駆動回路の DA変換回路には、図 21に示す構成において j番目のデータ信号線 Lsj に対応する、第 1セレクタ SEajとしての DAC1、第 2セレクタ SEbjとしての DAC2、第 3セレクタ SEcjとしての DAC3、開閉スィッチとしての第 1アナログスィッチ SW1、第 1 の切替スィッチを構成する第 2および第 3のアナログスィッチ SW2, SW3、および、第 2の切替スィッチを構成する第 4および第 5のアナログスィッチ SW4, SW5が含まれている。更に、データ信号線駆動回路には、図 21の構成における第 1対向配線容量に相当する第 1データ保持用コンデンサ Csslおよび第 2対向配線容量に相当する第 2データ保持用コンデンサ Css2も含まれている。第 1および第 2データ保持用コンデンサ CsSl, Css2の一端は互いに接続され、それらの接続点 Nsは、第 1のアナログスィッチ SW1を介して DAC1の出力端に接続される。また、第 1のデータ保持用コンデンサ Csslの他端 Nsslは、第 2のアナログスィッチ SW2を介して DAC2の出力端に接続されると共に、第 3のアナログスィッチ SW3を介して接地される。第 2のデータ保持用コンデンサ Css2の他端 Nss2は、第 4のアナログスィッチ SW2を介して DA C3の出力端に接続されると共に、第 5のアナログスィッチ SW5を介して接地される。

[0111] 上記のような構成によれば、図 21の構成の場合と実質的に同様の動作がデータ信号線駆動回路内において行われ、 DAC1から出力される第 1データ電圧 Va (j)と、 D AC2から出力される第 2データ電圧 Vb (j)と、 DAC3から出力される第 3データ電圧 Vc (j)との加算値に相当する電圧力上記接続点 Nsに得られる。この接続点 Nssの電圧は、内部デジタル信号 d (j)に対応するアナログ電圧であり、出力バッファとしての電圧ホロヮ 30を介して、表示部におけるデータ信号線 Lsjに印加される。データ信号線 Lsjの電圧 Vsは、そのデータ信号線 Lsjに接続されたオン状態の TFT10を介して画素電極 Epixに与えられる。これにより、その画素電極 Epixと共通電極 Ecによつて形成される画素容量 Cpに当該電圧 Vsが画素電圧 Vpixとして書き込まれる。

[0112] このようにして、図 23に示す構成においても図 21の構成や第 1および第 2の実施形態等と同様の効果が得られる。この場合、第 1および第 2のデータ保持用コンデンサ Cssl, Css2がデータ信号線駆動回路内に設けられるので、表示部では第 2および第 3データ信号線は不要である。なお、出力バッファとしての電圧ホロワ 30は、データ信号線 Lsの電圧 Vsを安定ィ匕させる上で有効である力これを省略し、上記接続点 Nsを直接にデータ信号線 Lsjに接続してもよ!/ヽ。

[0113] 図 23の上記構成では、 DAC1からの第 1データ電圧 Va (j)と DAC2からの第 2データ電圧 Vb (j)と DAC3からの第 3データ電圧 Vc (j)とが、一端が互いに接続された第 1および第 2のデータ保持用コンデンサ Cssl, Css2を介して加算されることで、内部デジタル信号 d (j)に対応するアナログ電圧が得られ、この電圧がデータ信号線 Ls に印加される。しかし、上記の第 1、第 2および第 3データ電圧 Va (j) , Db (j) , Dc (j) を加算するための回路構成は図 23の構成に限定されるものではなぐ例えば、 j番目のデータ信号線に対応する要部構成として、図 24に示す構成を採用してもよい。以下、この図 24の構成について説明する。ただし、図 23の構成と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。

[0114] 図 24の構成では、画素値の書込期間としての各水平期間の前半でオン状態であつて後半でオフ状態となる A型アナログスィッチと、各水平期間の前半でオフ状態であって後半でオン状態となる B型アナログスィッチとの 2種類のアナログスィッチが使用されている。具体的には、 DAC1の出力端は、第 1の A型アナログスィッチ SWal を介して第 1のデータ保持用コンデンサ Css 1の一端 Ns 1に接続され、第 1のデータ保持用コンデンサ Css 1の他端 Nss 1は、第 2の A型アナログスィッチを介して接地されている。 DAC2の出力端は、第 3の A型アナログスィッチ SWa3を介して第 2のデータ保持用コンデンサ Css2の一端 Ns2に接続され、第 2のデータ保持用コンデンサ Css2の他端 Nss2は、第 4の A型アナログスィッチ SWa4を介して接地されている。また、第 2のデータ保持用コンデンサ Css2の一端 Ns2は、第 1の B型アナログスィッチ SWb 1を介して第 1のデータ保持用コンデンサ Css 1の他端 Nss 1に接続され、 DAC 3の出力端は、第 2の B型アナログスィッチ SWb2を介して第 2のデータ保持用コンデンサ Css2の他端 Nss2に接続されて!、る。

[0115] このような構成によれば、画素値の書込期間に相当する各水平期間の前半では、第 1のデータ保持用コンデンサ Css 1は DAC 1からの第 1データ電圧 Va (j)で充電され、第 2のデータ保持用コンデンサ Css2は DAC2からの第 2データ電圧 Vb (j)で充電される。そして、各水平期間の後半では、第 1のデータ保持用コンデンサ Csslと第 2のデータ保持用コンデンサ Css2が直列に接続され、第 2のデータ保持用コンデンサ Css2の他端 Nss2に DAC3からの第 3データ電圧 Vc (j)が与えられる。これにより、第 1のデータ電圧 Va (j)と第 2データ電圧 Vb (j)と第 3データ電圧 Vc (j)との加算値に相当する電圧が第 1のデータ保持用コンデンサの一端 Ns 1に得られる。この加算値に相当する電圧は、内部デジタル信号 d(j)に対応するアナログ電圧であり、出力ノッファとしての電圧ホロヮ 30を介して表示部におけるデータ信号線 Lsjに印加される。なお、電圧ホロヮ 30を省略し、上記接続点 Nslを直接にデータ信号線 Lsjに接続してもよい。データ信号線 Lsjに印加された電圧 Vsは、そのデータ信号線 Lsjに接続されたオン状態の TFT10を介して画素電極 Epixに与えられる。これにより、その画素電極 Epixと共通電極 Ecによって形成される画素容量 Cpに当該電圧 Vsが画素電圧 Vpixとして書き込まれる。

[0116] このようにして、図 24に示す構成においても図 23の構成や第 1および第 2の実施形態等と同様の効果が得られる。より一般的には、 DA変換の対象となる内部デジタル信号 d (j)を複数のビット群に分割し、当該複数のビット群にそれぞれ対応する複数のセレクタと、当該セレクタの個数よりも 1だけ少ない個数の容量素子とを設け、画素値の書込期間に相当する各水平期間の前半 (第 1の所定期間）には、各容量素子に前記複数のセレクタのいずれかの出力電圧が与えられることによって各容量素子が充電され、かつ、各水平期間の後半 (第 2の所定期間）には、当該複数のセレクタのうち第 1の所定期間に当該容量素子のいずれにも出力電圧を与えな力つたセレクタの出力電圧と当該前記容量素子における充電電圧とが加算されるように、当該複数のセレクタの出力端と各容量素子と所定電位 (上記の例では接地電位)との間の接続を切り替える接続切替回路を備える構成とすればよい。そのような構成によれば、階調基準電圧の数が低減され、第 1および第 2の実施形態等と同様の効果が得られる

[0117] 上記第 1および第 2の実施形態については、データ信号線駆動回路と走査信号線駆動回路を画素形成部とともにガラス基板等の絶縁性基板に一体的に形成したいわゆるドライバモノリシック型の液晶パネルを備えた液晶表示装置を例に挙げて説明した。既述のように第 1の実施形態は、データ信号線駆動回路が 2つに分離された構成となっているので（図 1)、データ信号線の狭ピッチ化が課題とされているドライバモノリシック型の液晶パネルを備えた液晶表示装置にぉ、て特に有効である。しかし、本発明はドライバモノリシック型以外の液晶パネルを用いた液晶表示装置にも適用可能である。例えば、データ信号線駆動回路や走査信号線駆動回路が半導体チップとしてガラス基板上に実装された COG (Chip On Glass)実装方式による液晶パネル、または、フレキシブル基板を介して半導体チップとしてのデータ信号線駆動回路や走査信号線駆動回路に接続された液晶パネルを備えた液晶表示装置にも適用可能である。さらに本発明は、液晶表示装置に限定されるものではなぐ電圧制御型の表示パネルを備えた表示装置であれば他の表示装置にも適用可能である。例えば電圧制御型の EL (Electroluminescenece)表示装置にも本発明を適用できる。

[0118] 上記第 1および第 2の実施形態に係る液晶表示装置では、画素形成部に画素値としての電圧を書き込む期間（書込期間）は 1水平期間であるが、これに限定されるものではなぐデータ信号線駆動回路の各出力端子に 2以上の所定数のデータ信号線が対応するデータ信号線時分割駆動方式の場合には、書込期間が 1水平期間よりも短くなる。例えば、データ信号線駆動回路の各出力端子に 3本のデータ信号線が対応し、各水平期間においてデータ信号線駆動回路の各出力端子に接続されるデータ信号線が、当該出力端子に対応する 3本のデータ信号線の間で順次切り替わる方式の場合には、書込期間は 1水平期間の 1Z3の期間となる。この場合、 1Z3水平期間のそれぞれの後半期間において、デジタル映像信号 Dvに対応するアナログ電圧が複数の電圧の加算値として得られ、その加算値としての電圧がデータ信号線に与えられる。なお、この場合、 3本のデータ信号線毎に 1つの DA変^^が設けられることになる。

[0119] 上記第 1および第 2の実施形態に係る液晶表示装置では、書込期間としての各水平期間の前半、すなわち対向配線容量またはデータ保持用コンデンサの一端に DA C1からの第 1データ電圧 Va (j)が印加されて充電される期間では、対向配線容量またはデータ保持用コンデンサの他端 Nssは接地されているが（図 10、図 19)、当該他端 Nssに他の電位を与えてもよい。例えば、当該他端 Nssに接地電位に代えて中間電位を与えることにより、書込期間としての各水平期間の後半において、 DAC2からの第 2データ電圧 Vb (j)によりプラス側だけでなくマイナス側にも調整することができる。

産業上の利用可能性

[0120] 本発明は、複数の所定電圧からデジタル信号に応じて選択された電圧に基づきァナログ電圧を出力する DA変^^に適用されるものであり、特に、液晶表示装置等にぉ、て使用される DA変^^に適して、る。

Claims

請求の範囲

[1] Nビット (Nは 2以上の整数)力もなるデジタル信号を入力信号として受け取り、複数の所定電圧の中から当該デジタル信号に応じて選択された電圧に基づき当該デジタル信号に対応するアナログ電圧を出力する DA変であって、

M— 1個の容量素子と、

を備えることを特徴とする DA変翻。

[2] 前記接続切替回路は、

前記 M— 1個の切替スィッチは、前記第 1の所定期間では前記 M— 1個の第 2導体を前記所定電位に接続し、前記第 2の所定期間では前記 M— 1個の第 2導体を前記

M—1の他のセレクタの出力端にそれぞれ接続し、

前記第 2の所定期間において前記第 1導体に、前記入力されたデジタル信号に対応するアナログ電圧が得られることを特徴とする、請求項 1に記載の DA変^^。

[3] 前記 1つのセレクタに対応するビット群は、前記 M—1個の他のセレクタに対応するビット群に含まれるビットよりも上位のビットからなり、かつ、前記 1つのセレクタに対応するビット群に含まれるビットの数は、前記 M— 1個の他のセレクタに対応するビット群に含まれるビットの数よりも多いことを特徴とする、請求項 2に記載の DA変^^。

[4] 前記所定電位は、前記複数の所定電圧の基準とすべき接地電位であることを特徴とする、請求項 2に記載の DA変翻。

[5] 前記複数の所定電圧のうち前記 M— 1個の他のセレクタから出力され得る電圧の値は、前記容量素子の容量値と前記第 1導体に結合される全容量の値との比を加味して決定されてヽることを特徴とする、請求項 2に記載の DA変^^。

[6] 前記 Mは 2であり、

前記第 1セレクタは、前記入力されたデジタル信号の前記上位ビット群に基づき前記上位電圧群からいずれかの電圧を選択して、当該選択された電圧を出力し、前記第 2セレクタは、前記入力されたデジタル信号の前記下位ビット群に基づき前記下位電圧群からいずれかの電圧を選択して、当該選択された電圧を出力することを特徴とする、請求項 2に記載の DA変換器。

[7] Nビットからなるデジタル映像信号をアナログ電圧に変換し、当該アナログ電圧に基づき画像を表示する表示装置であって、

複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と

、当該複数のデータ信号線と当該複数のデータ信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部と、

前記データ信号線駆動回路は、 1または所定数の前記データ信号線毎に設けられた、請求項 1から 6までのいずれか 1項に記載の DA変換器を含み、

各 DA変は、前記複数の所定電圧を階調基準電圧として受け取ると共に、前記デジタル映像信号に基づくデジタル信号を入力信号として受け取り、当該デジタル信号に対応するアナログ電圧を前記複数のデータ信号線のいずれかに印加すベき電圧として出力することを特徴とする、表示装置。

複数ビットからなるデジタル映像信号をアナログ電圧に変換し、当該アナログ電圧に基づき画像を表示する表示装置であって、

前記表示部を駆動する駆動回路とを備え、

前記駆動回路は、

前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、前記複数のデータ信号線に印加すべき複数の電圧を出力し、かつ、前記複数のデータ信号線にそれぞれ所定容量を介して電気的に結合された複数の導体に印加すべき電圧を生成するデータ信号線駆動回路と、

前記複数ビットにおける上位の所定ビットからなる上位ビット群の示し得る値に対応する電圧からなる上位電圧群と、前記複数ビットにおける当該上位ビット群以外のビットからなる下位ビット群の示し得る値に対応する電圧カゝらなる下位電圧群とを発生させる階調基準電圧発生回路とを含み、前記データ信号線駆動回路は、

前記複数の切替スィッチは、前記第 1の所定期間では前記複数の導体を所定電位にそれぞれ接続し、前記第 2の所定期間では前記複数の導体を前記複数の第 2セレクタの出力端にそれぞれ接続することを特徴とする、表示装置。

前記複数の導体は、前記複数のデータ信号線にそれぞれ対応する配線として形成され、

前記データ信号線駆動回路は、

前記第 2データ信号線駆動回路は、前記 2辺の他方側に配置されていることを特徴とする、請求項 8に記載の表示装置。

[10] 前記データ信号線駆動回路は、

各コンデンサの他端は、前記複数の導体の、ずれかに接続されて、ることを特徴とする、請求項 8に記載の表示装置。

[11] 複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線と当該複数のデータ信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部を備えた表示装置の駆動回路であって、

前記複数ビットにおける上位の所定ビットからなる上位ビット群の示し得る値に対応する電圧からなる上位電圧群と、前記複数ビットにおける当該上位ビット群以外のビットからなる下位ビット群の示し得る値に対応する電圧カゝらなる下位電圧群とを発生させる階調基準電圧発生回路とを備え、

前記データ信号線駆動回路は、入力されるデジタル映像信号の前記上位ビット群に基づき前記上位電圧群からいずれかの電圧を選択し、当該選択された電圧を出力する複数の第 1セレクタと、前記複数の第 1セレクタの出力端にそれぞれ接続された複数の開閉スィッチと、前記入力されるデジタル映像信号の前記下位ビット群に基づき前記下位電圧群からいずれかの電圧を選択し、当該選択された電圧を出力する複数の第 2セレクタと前記複数の第 2セレクタの出力端にそれぞれ接続された複数の切替スィッチとを含み、

前記複数の切替スィッチは、前記第 1の所定期間では前記複数の導体を所定電位にそれぞれ接続し、前記第 2の所定期間では前記複数の導体を前記第 2セレクタの出力端にそれぞれ接続することを特徴とする、駆動回路。

前記データ信号線駆動回路は、

前記第 1および第 2データ信号線駆動回路は、前記表示部の相対する 2辺の一方側に前記第 1データ信号線駆動回路を、当該 2辺の他方側に前記第 2データ信号線駆動回路をそれぞれ配置可能なように、分離されていることを特徴とする、請求項 11 に記載の駆動回路。

[13] 前記データ信号線駆動回路は、

各コンデンサの他端は、前記複数の導体の、ずれかに接続されて、ることを特徴とする、請求項 11に記載の駆動回路。

[14] 複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線と当該複数のデータ信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを含む表示部を備えた表示装置の駆動方法であって、

前記複数の走査信号線を選択的に駆動するステップと、

を備えることを特徴とする、駆動方法。