JP2008160838A - デジタル・アナログ変換器 - Google Patents

Abstract

【課題】ビット数の増加に伴う面積の増加を最小化し、かつ、出力特性を確保できるデジタル・アナログ変換器を提供すること。
【解決手段】本発明では、抵抗列ＤＡＣを階層化し、階層化した出力信号を結合する方式を提案する。例えば、２Ｎビット抵抗列ＤＡＣを実現する場合、Ｎビットコース抵抗列ＤＡＣ及びＮビットファイン抵抗列ＤＡＣで階層化する。ファイン抵抗列ＤＡＣは、コース抵抗列ＤＡＣの単位電圧に該当する電圧を細分化し、分配した電圧を出力する。一方、階層化した出力信号を結合する方式としては、種々の方案が可能であるが、１つのキャパシタと１つの単位利得バッファとを用いた容量結合を介して２Ｎビットに該当する出力を提供する。本発明によれば、階層化した抵抗列ＤＡＣを用いるため、ビット数の増加に伴うＤＡＣの面積の増加を最小化することができ、基本的に、抵抗列ＤＡＣであるため、電荷再分配ＤＡＣとは異なり、出力特性の低下もない。
【選択図】図１

Description

本発明は、電子回路設計技術に関し、特に、デジタル・アナログ変換器ＤＡＣに関する。

デジタル・アナログ変換器は、デジタル信号をアナログ信号に変換する装置であって、ほとんどの電子機器に広く適用されている。

一方、ＴＦＴ−ＬＣＤパネルのソースドライバは、デジタル入力を受けてアナログ出力に変換する動作を行い、ソースドライバにおいて、デジタル・アナログ変換器は必須なものとして使用されるだけでなく、ディスプレイ特性にも大きな影響を及ぼす要素である。

従来の６ビット及び８ビットのソースドライバでは、通常の抵抗列ＤＡＣを使用してきた。抵抗列ＤＡＣは、単調増加性及び出力特性に優れており、ほとんどのソースドライバに適用されている。

現在、ＴＦＴ−ＬＣＤシステムの階調（ｇｒａｙ ｓｃａｌｅ）は、８ビットから１０ビットへと向上されつつある。従来の抵抗列ＤＡＣを１０ビットに拡張する場合、その出力特性は優れているが、依然として非常に大きい面積の増加を伴うため、適合した選択ではない。例えば、抵抗列ＤＡＣにおいて、２ビットの階調増加は、約４倍のＤＡＣ面積の増加をもたらす。

このような抵抗列ＤＡＣの問題のため、１０ビット以上の高階調ＴＦＴ−ＬＣＤのソースドライバのために、抵抗列ＤＡＣ以外の様々な方式のＤＡＣが提案されており、その中でも２個のキャパシタを用いた電荷再分配ＤＡＣ（ｃｈａｒｇｅ−ｒｅｄｉｓｔｒｉｂｕｔｅｄ ＤＡＣ）が代表的といえる。しかし、電荷再分配ＤＡＣの場合、面積の増加の問題は解決することができるが、出力特性が相対的に悪く、かつ、製造工程において、工程変化に敏感なキャパシタを用いるため、歩留まりが劣るという問題がある。

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、ビット数の増加に伴う面積の増加を最小化し、かつ、出力特性を確保することができるデジタル・アナログ変換器を提供することにある。

そこで、上記の目的を達成するための本発明によるデジタル・アナログ変換器は、上位Ｎ（ただし、Ｎは２以上の自然数）ビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのアナログ電圧を選択的に出力するコース抵抗列デジタル・アナログ変換手段と、下位Ｎビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのアナログ電圧（前記コース抵抗列デジタル・アナログ変換手段の単位電圧レベルを２^Ｎレベルに分配した電圧である。）を選択的に出力するファイン抵抗列デジタル・アナログ変換手段と、前記コース抵抗列デジタル・アナログ変換手段と前記ファイン抵抗列デジタル・アナログ変換手段との出力信号を結合して、２^２Ｎレベルのアナログ出力信号を出力する電圧結合手段とを備えることを特徴とする。

ここで、前記コース抵抗列デジタル・アナログ変換手段は、最低基準電圧端と最高基準電圧端との間に直列に接続されて、前記最高基準電圧を２^Ｎレべルに分配する２^Ｎ個の抵抗と、前記上位Ｎビットのデジタルデータによって２^Ｎレベルにコース分配された電圧のうち、いずれか１つを選択して出力する第１デコーダとを備えることが好ましい。

ここで、前記ファイン抵抗列デジタル・アナログ変換手段は、前記最低基準電圧端と前記コース抵抗列デジタル・アナログ変換手段の単位基準電圧端との間に直列に接続されて、単位基準電圧を２^Ｎレベルに分配する２^Ｎ個の抵抗と、前記下位Ｎビットのデジタルデータによって２^Ｎレベルにファイン分配された電圧のうち、いずれか１つを選択して出力する第２デコーダとを備えることが好ましい。

前記電圧結合手段は、キャパシタと、該キャパシタの両端と前記コース抵抗列デジタル・アナログ変換手段の出力端（コースアナログ電圧端）、前記最低基準電圧端、前記ファイン抵抗列デジタル・アナログ変換手段の出力端（ファインアナログ電圧端）との接続を切り替えて様々な容量結合を提供するスイッチ部と、容量結合により生成された電圧をバッファリングし、前記２^２Ｎレベルのアナログ出力信号を出力する単位利得バッファとを備えることが好ましい。

そして、前記単位利得バッファが、前記キャパシタの他側のノードにプラス入力端が接続され、フィードバックされた出力端にマイナス入力端が接続された場合には、前記スイッチ部は、前記キャパシタの一側のノードと前記コースアナログ電圧端との間に設けられる第１スイッチと、前記キャパシタの一側のノードと前記最低基準電圧端との間に設けられる第２スイッチと、前記キャパシタの他側のノードと前記ファインアナログ電圧端との間に設けられる第３スイッチとを備えることが好ましい。

一方、前記単位利得バッファのマイナス入力端に前記キャパシタの一側のノードが接続された場合には、前記スイッチ部は、前記キャパシタの一側のノードと前記単位利得バッファの出力端との間に設けられる第１スイッチと、前記キャパシタの他側のノードと前記コースアナログ電圧端との間に設けられる第２スイッチと、前記キャパシタの他側のノードと前記単位利得バッファの出力端との間に設けられる第３スイッチと、前記単位利得バッファのプラス入力端と前記最低基準電圧端との間に設けられる第４スイッチと、前記単位利得バッファのプラス入力端と前記ファインアナログ電圧端との間に設けられる第５スイッチとを備えることが好ましい。

また、前記単位利得バッファのマイナス入力端に前記キャパシタの一側のノードが接続された場合には、前記スイッチ部は、前記キャパシタの一側のノードと前記単位利得バッファの出力端との間に設けられる第１スイッチと、前記キャパシタの他側のノードと前記最低基準電圧端との間に設けられる第２スイッチと、前記キャパシタの他側のノードと前記単位利得バッファの出力端との間に設けられる第３スイッチと、前記単位利得バッファのプラス入力端と前記ファインアナログ電圧端との間に設けられる第４スイッチと、前記単位利得バッファのプラス入力端と前記コースアナログ電圧端との間に設けられる第５スイッチとで実現することも可能である。

更に、上記の目的を達成するための本発明によるデジタル・アナログ変換方法は、上位Ｎ（ただし、Ｎは２以上の自然数）ビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのコースアナログ電圧を選択的に出力する第１ステップと、下位Ｎビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのファインアナログ電圧（前記コースアナログ電圧の単位電圧レベルを２^Ｎレベルに分配した電圧である。）を選択的に出力する第２ステップと、前記第１ステップから出力された前記コースアナログ電圧と前記第２ステップから出力されたファインアナログ電圧とを結合して、２^２Ｎレベルのアナログ出力信号を出力する第３ステップとを含むことを特徴とする。

本発明では、抵抗列ＤＡＣを階層化し、階層化した出力信号を結合する方式を提案する。例えば、２Ｎビット抵抗列ＤＡＣを実現する場合、Ｎビットコース（ｃｏａｒｓｅ）抵抗列ＤＡＣ及びＮビットファイン（ｆｉｎｅ）抵抗列ＤＡＣで階層化する。ファイン抵抗列ＤＡＣは、コース抵抗列ＤＡＣの単位電圧に該当する電圧を細分化し、分配した電圧を出力する。一方、階層化した出力信号を結合する方式としては、種々の方案が可能であるが、１つのキャパシタと１つの単位利得バッファとを用いた容量結合（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）を介して２Ｎビットに該当する出力を提供する。本発明によれば、階層化された抵抗列ＤＡＣを用いるため、ビット数の増加に伴うＤＡＣの面積の増加を最小化することができ、基本的に、抵抗列ＤＡＣであるため、電荷再分配ＤＡＣとは異なり、出力特性の低下もない。

以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。

図１は、本発明の一実施形態に係る１２ビットＤＡＣの回路構成を示した図である。

同図に示すように、本実施形態に係る１２ビットＤＡＣは、上位６ビットのデジタルデータＤＩＧＩＴＡＬ＿ＤＡＴＡ＜１１：６＞を受信し、その値に対応する６４（＝２^６）レベルのコースアナログ電圧Ｖ＿ＣＯＡＲＳＥを選択的に出力するコース抵抗列デジタル・アナログ変換部と、下位６ビットのデジタルデータＤＩＧＩＴＡＬ＿ＤＡＴＡ＜５：０＞を受信し、その値に対応する６４（＝２^６）レベルのファインアナログ電圧Ｖ＿ＦＩＮＥ（コース抵抗列デジタル・アナログ変換部の単位電圧（１ＬＳＢに該当する電圧）レベルを更に６４レベルに分配した電圧である。）を選択的に出力するファイン抵抗列デジタル・アナログ変換部と、コース抵抗列デジタル・アナログ変換部から出力されたコースアナログ電圧Ｖ＿ＣＯＡＲＳＥとファイン抵抗列デジタル・アナログ変換部から出力されたファインアナログ電圧Ｖ＿ＦＩＮＥとを結合して、４０９６（＝２^１２）レベルのアナログ出力信号Ｖ＿ＯＵＴを出力する電圧結合部とを備える。

ここで、コース抵抗列デジタル・アナログ変換部は、最低基準電圧端ＶＲＥＦ＿０と最高基準電圧端ＶＲＥＦ＿６３との間に直列に接続されて、最高基準電圧ＶＲＥＦ＿６３を６４レベルに分配する６４個の抵抗と、上位６ビットのデジタルデータＤＩＧＩＴＡＬ＿ＤＡＴＡ＜１１：６＞によって６４レベルにコース分配された電圧のうち、いずれか１つを選択して出力する第１デコーダ１００とを備える。６４個の抵抗が全て同じ抵抗値を有するようにすると、６４レベルの電圧が均一な電圧差を有するようになる。

また、ファイン抵抗列デジタル・アナログ変換部は、最低基準電圧端ＶＲＥＦ＿０（例えば、接地電圧端）とコース抵抗列デジタル・アナログ変換部の単位基準電圧端ＶＲＥＦ＿１との間に直列に接続されて、コース抵抗列デジタル・アナログ変換部の単位基準電圧ＶＲＥＦ＿１を６４レベルに分配する６４個の抵抗と、下位６ビットのデジタルデータＤＩＧＩＴＡＬ＿ＤＡＴＡ＜５：０＞によって６４レベルにファイン分配された電圧のうち、いずれか１つを選択して出力する第２デコーダ１５０とを備える。この６４個の抵抗も全て同じ抵抗値を有するようにすることが好ましい。

そして、電圧結合部は、実に様々な実現例が可能であるが、本実施形態では、１つのキャパシタＣと、該キャパシタＣの両端のノードＸ、Ｙとコースアナログ電圧端Ｖ＿ＣＯＡＲＳＥ、最低基準電圧端ＶＲＥＦ＿０、及びファインアナログ電圧端Ｖ＿ＦＩＮＥの接続を切り替えて様々な容量結合を提供するスイッチ部２００と、容量結合により生成された電圧（Ｙノードにかかった電圧）をバッファリングして、４０９６レベルのアナログ出力信号Ｖ＿ＯＵＴを出力する単位利得バッファ２５０とを備える。

一方、スイッチ部２００は、キャパシタＣの一側のノードＸとコースアナログ電圧端Ｖ＿ＣＯＡＲＳＥとの間に設けられるスイッチＳＷ１、キャパシタＣの一側のノードＸと最低基準電圧端ＶＲＥＦ＿０との間に設けられるスイッチＳＷ２、及びキャパシタＣの他側のノードＹとファインアナログ電圧端Ｖ＿ＦＩＮＥとの間に設けられるスイッチＳＷ３で実現することができ、単位利得バッファ２５０は、キャパシタＣの他側のノードＹにプラス入力端が接続され、フィードバックされた出力端Ｖ＿ＯＵＴにマイナス入力端が接続された形のものを用いることができる。

図２Ａ及び図２Ｂは、本発明の一実施形態（図１）に係るＤＡＣの動作状態を示した図である。

まず、図２Ａに示すように、スイッチＳＷ１がターンオフされ、スイッチＳＷ２、ＳＷ３がターンオンされると、ファインアナログ電圧端Ｖ＿ＦＩＮＥが接続されてキャパシタＣが充電されるとともに、単位利得バッファ２５０を介して出力される。このとき、キャパシタＣの両端ノードＸ、Ｙには、ファインアナログ電圧Ｖ＿ＦＩＮＥに該当する電圧がかかることになる。

次に、図２Ｂに示すように、スイッチＳＷ２、ＳＷ３がターンオフされ、スイッチＳＷ１がターンオンされると、コースアナログ電圧端Ｖ＿ＣＯＡＲＳＥがキャパシタＣのＸノードに接続される。この場合、キャパシタＣのＸノードがすぐに接地電圧からコースアナログ電圧Ｖ＿ＣＯＡＲＳＥレベルに上昇し、容量結合現象によってキャパシタＣのＹノードは、コースアナログ電圧Ｖ＿ＣＯＡＲＳＥにファインアナログ電圧Ｖ＿ＦＩＮＥを加えた電圧レベルになる。このようなキャパシタＣのＹノードの電圧レベルは、単位利得バッファ２５０を介して単一利得として増幅され、出力端Ｖ＿ＯＵＴを駆動する。

結論的として、６ビット抵抗列ＤＡＣの２個を用いて１２ビット抵抗列ＤＡＣが実現される。

通常、デコーダをＲＯＭタイプ構造で実現する場合を仮定し、ＤＡＣ出力をバッファリングする単位利得バッファと、該単位利得バッファのオフセットを補償するキャパシタとを使用すると仮定すれば、２Ｎビット抵抗列ＤＡＣを実現するために、２^２Ｎ個の抵抗、２Ｎ×２^２Ｎ個のトランジスタ、１個のキャパシタ、１個の単位利得バッファ、及び３個のスイッチを必要とする。

これに比べて本発明の一実施形態の場合は、２×２^Ｎ個の抵抗、２×Ｎ×２^Ｎ個のトランジスタ、１個のキャパシタ、１個の単位利得バッファ、及び３個のスイッチを必要とする。このように、単純に比較しても、本発明の適用により、抵抗２^Ｎ-１個と２Ｎ×２^Ｎ個のトランジスタを減らすことができる。これは、本発明の適用により、ビット数の増加に伴う面積の増加を最小化できることを意味し、かつ、本発明の場合、抵抗列ＤＡＣの出力特性を有するため、従来の電荷再分配ＤＡＣに比べて優れた出力特性を確保することができる。

図３は、本発明の他の実施形態に係るＤＡＣの電圧結合部の構成を示した図である。

同図に示すように、本実施形態に係るＤＡＣの電圧結合部は、前述した一実施形態と比較するとき、キャパシタＣが単位利得バッファのマイナス入力端に接続されるという相違点があり、これにより、スイッチの位置及び数が異なることになる。

すなわち、本実施形態によると、電圧結合部のキャパシタＣの一側のノードが単位利得バッファのマイナス入力端に接続されており、キャパシタＣの一側のノードと出力端Ｖ＿ＯＵＴとの間にはスイッチＳＷ１４が設けられる。キャパシタＣの他側のノードとコースアナログ電圧端Ｖ＿ＣＯＡＲＳＥとの間にはスイッチＳＷ１３が設けられ、キャパシタＣの他側のノードと出力端Ｖ＿ＯＵＴとの間にはスイッチＳＷ１５が設けられる。一方、単位利得バッファのプラス入力端と最低基準電圧端ＶＲＥＦ＿０との間にはスイッチＳＷ１２が、単位利得バッファのプラス入力端とファインアナログ電圧端Ｖ＿ＦＩＮＥとの間にはスイッチＳＷ１１が設けられる。

図４Ａ〜図４Ｃは、本発明の他の実施形態（図３）に係るＤＡＣの動作状態を示した図であって、以下、これを参照して本発明の他の実施形態に係るＤＡＣの動作を説明する。

まず、図４Ａに示すように、スイッチＳＷ１２、ＳＷ１３、ＳＷ１４をターンオンさせ、スイッチＳＷ１１、ＳＷ１５をターンオフさせる。このとき、キャパシタＣにはコースアナログ電圧Ｖ＿ＣＯＡＲＳＥが格納される。ＶＯＦＦＳＥＴは、単位利得バッファのオフセット電圧を示したものであって、実際、回路には存在しないが、動作の説明のために電圧源ＶＯＦＦＳＥＴを挿入した。このとき、単位利得バッファの利得が十分に大きいと仮定すれば、単位利得バッファのプラス入力及びマイナス入力は、仮想グラウンド（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ）になり、かつ、出力端Ｖ＿ＯＵＴにはＶＲＥＦ＿０＋ＶＯＦＦＳＥＴがかかり、キャパシタＣの両端にかかった電圧はＶＣＯＡＲＳＥ−ＶＲＥＦ＿０-ＶＯＦＦＳＥＴになる。

次に、図４Ｂに示すように、スイッチＳＷ１３、ＳＷ１４をターンオフさせ、スイッチＳＷ１５をターンオンさせると、単位利得バッファの出力端Ｖ＿ＯＵＴにはコースアナログ電圧ＶＣＯＡＲＳＥが出力され、オフセット電圧ＶＯＦＦＳＥＴも除去される。

次いで、図４Ｃに示すように、スイッチＳＷ１２をターンオフさせ、スイッチＳＷ１１をターンオンさせると、単位利得バッファのプラス入力端が最低基準電圧ＶＲＥＦ＿０からファインアナログ電圧Ｖ＿ＦＩＮＥにその接続が変わり、単位利得バッファの出力端Ｖ＿ＯＵＴには従来の出力、すなわち、コースアナログ電圧Ｖ＿ＣＯＡＲＳＥにファインアナログ電圧Ｖ＿ＦＩＮＥが加わり、最低基準電圧ＶＲＥＦ＿０を引いた値（ＶＣＯＡＲＳＥ＋ＶＦＩＮＥ−ＶＲＥＦ＿０）が出力される。

図５は、本発明の更に他の実施形態に係るＤＡＣの電圧結合部の構成を示した図である。

同図に示すように、本実施形態に係るＤＡＣの電圧結合部は、前述した本発明の他の実施形態とスイッチの構成が同じであるが、ファインアナログ電圧端Ｖ＿ＦＩＮＥ、コースアナログ電圧端Ｖ＿ＣＯＡＲＳＥ、及び最低基準電圧端ＶＲＥＦ＿０の結合位置がわずかに変更されていることが分かる。

前述した本発明の２つの実施形態は、ファインアナログ電圧Ｖ＿ＦＩＮＥとコースアナログ電圧Ｖ＿ＣＯＡＲＳＥとを加えた場合を例示したものであるが、本実施形態は、コースアナログ電圧Ｖ＿ＣＯＡＲＳＥからファインアナログ電圧Ｖ＿ＦＩＮＥを引いた場合を示している。

すなわち、本実施形態によると、電圧結合部のキャパシタＣの一側のノードが単位利得バッファのマイナス入力端に接続されており、キャパシタＣの一側のノードと出力端Ｖ＿ＯＵＴとの間にはスイッチＳＷ２４が設けられる。キャパシタＣの他側のノードと最低基準電圧端ＶＲＥＦ＿０との間にはスイッチＳＷ２３が設けられ、キャパシタＣの他側のノードと出力端Ｖ＿ＯＵＴとの間にはスイッチＳＷ２５が設けられる。一方、単位利得バッファのプラス入力端とファインアナログ電圧端Ｖ＿ＦＩＮＥとの間にはスイッチＳＷ２２が、単位利得バッファのプラス入力端とコースアナログ電圧端Ｖ＿ＣＯＡＲＳＥとの間にはスイッチＳＷ２１が設けられる。

図６Ａ〜図６Ｃは、本発明の更に他の実施形態（図５）に係るＤＡＣの動作状態を示した図であって、以下、これを参照して本発明の更に他の実施形態に係るＤＡＣの動作を説明する。

まず、図６Ａに示すように、スイッチＳＷ２２、ＳＷ２３、ＳＷ２４をターンオフさせ、スイッチＳＷ１１、ＳＷ２５をターンオンさせる。ここでも、ＶＯＦＦＳＥＴは、単位利得バッファのオフセット電圧を示したものであり、実際、回路には存在しないが、動作の説明のために、電圧源ＶＯＦＦＳＥＴを挿入した。このとき、単位利得バッファの利得が十分に大きいと仮定すれば、単位利得バッファのプラス入力及びマイナス入力は、仮想グラウンドになり、かつ、出力端Ｖ＿ＯＵＴにはＶＦＩＮＥ＋ＶＯＦＦＳＥＴがかかり、キャパシタＣの両端にかかった電圧は、ＶＦＩＮＥ−ＶＲＥＦ＿０−ＶＯＦＦＳＥＴになる。

次に、図６Ｂに示すように、スイッチＳＷ２３、ＳＷ２４をターンオフさせ、スイッチＳＷ２５をターンオンさせると、単位利得バッファの出力端Ｖ＿ＯＵＴには最低基準電圧ＶＲＥＦ＿０が出力され、オフセット電圧ＶＯＦＦＳＥＴも除去される。

次いで、図６Ｃに示すように、スイッチＳＷ２２をターンオフさせ、スイッチＳＷ２１をターンオンさせると、単位利得バッファのプラス入力端がファインアナログ電圧Ｖ＿ＦＩＮＥからコースアナログ電圧ＶＣＯＡＲＳＥにその接続が変わり、単位利得バッファの出力端Ｖ＿ＯＵＴには従来の出力、すなわち、最低基準電圧ＶＲＥＦ＿０にコースアナログ電圧Ｖ＿ＣＯＡＲＳＥを加え、ファインアナログ電圧Ｖ＿ＦＩＮＥを引いた値（ＶＣＯＡＲＳＥ−ＶＦＩＮＥ＋ＶＲＥＦ＿０）が出力される。

このような本発明の他の実施形態及び更に他の実施形態の場合にも、前述した一実施形態に比べてスイッチの数が２個増えただけであって、抵抗及びトランジスタ（デコーダ回路）の数は同一であるため、ビット数の増加に伴う面積の増加を最小化し、かつ、出力特性も確保することができる。

前述した本発明は、抵抗列ＤＡＣの抵抗及びトランジスタの数を画期的に減らすことができ、出力特性を維持し、かつ、ビット数の増加に伴う面積の増加を最小化することができる。一方、このような本発明の面積減少の効果は、ビット数が大きくなればなるほど、幾何級数的に現れるため、今後の高階調ＴＦＴ−ＬＣＤのソースドライバの開発期間の短縮を期待することができる。

本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、前述した実施形態では、1２ビットＤＡＣを一例に挙げて説明したが、本発明は、４ビット以上のＤＡＣならば、ビット数に関係なく適用することができる。

また、前述した実施形態では、電圧結合部を１個のキャパシタ、スイッチ部、及び単一利得バッファで実現する場合を一例に挙げて説明したが、前述のように、コースアナログ電圧とファインアナログ電圧とを結合する方式を他の方式に変更する場合も本発明は適用される。

本発明の一実施形態に係る１２ビットＤＡＣの回路構成を示した図である。 本発明の一実施形態（図１）に係るＤＡＣの動作状態を示した図である。 本発明の一実施形態（図１）に係るＤＡＣの動作状態を示した図である。 本発明の他の実施形態に係るＤＡＣの電圧結合部の構成を示した図である。 本発明の他の実施形態（図３）に係るＤＡＣの動作状態を示した図である。 本発明の他の実施形態（図３）に係るＤＡＣの動作状態を示した図である。 本発明の他の実施形態（図３）に係るＤＡＣの動作状態を示した図である。 本発明の更に他の実施形態に係るＤＡＣの電圧結合部の構成を示した図である。 本発明の更に他の実施形態（図５）に係るＤＡＣの動作状態を示した図である。 本発明の更に他の実施形態（図５）に係るＤＡＣの動作状態を示した図である。 本発明の更に他の実施形態（図５）に係るＤＡＣの動作状態を示した図である。

符号の説明

１００ 第１デコーダ
１５０ 第２デコーダ
２００ スイッチ部
２５０ 単位利得バッファ
Ｃ キャパシタ

Claims (10)

1. 上位Ｎ（ただし、Ｎは２以上の自然数）ビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのアナログ電圧を選択的に出力するコース抵抗列デジタル・アナログ変換手段と、
   下位Ｎビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのアナログ電圧（前記コース抵抗列デジタル・アナログ変換手段の単位電圧レベルを２^Ｎレベルで分配した電圧である。）を選択的に出力するファイン抵抗列デジタル・アナログ変換手段と、
   前記コース抵抗列デジタル・アナログ変換手段と前記ファイン抵抗列デジタル・アナログ変換手段との出力信号を結合して、２^２Ｎレベルのアナログ出力信号を出力する電圧結合手段と
   を備えることを特徴とするデジタル・アナログ変換器。
2. 前記コース抵抗列デジタル・アナログ変換手段が、
   最低基準電圧端と最高基準電圧端との間に直列に接続されて、前記最高基準電圧を２^Ｎレべルに分配する２^Ｎ個の抵抗と、
   前記上位Ｎビットのデジタルデータによって２^Ｎレベルにコース分配された電圧のうち、いずれか１つを選択して出力する第１デコーダと
   を備えることを特徴とする請求項１に記載のデジタル・アナログ変換器。
3. 前記ファイン抵抗列デジタル・アナログ変換手段が、
   前記最低基準電圧端と前記コース抵抗列デジタル・アナログ変換手段の単位基準電圧端との間に直列に接続されて、単位基準電圧を２^Ｎレベルに分配する２^Ｎ個の抵抗と、
   前記下位Ｎビットのデジタルデータによって２^Ｎレベルにファイン分配された電圧のうち、いずれか１つを選択して出力する第２デコーダと
   を備えることを特徴とする請求項２に記載のデジタル・アナログ変換器。
4. 前記電圧結合手段が、
   キャパシタと、
   該キャパシタの両端と前記コース抵抗列デジタル・アナログ変換手段の出力端（コースアナログ電圧端）、前記最低基準電圧端、前記ファイン抵抗列デジタル・アナログ変換手段の出力端（ファインアナログ電圧端）との接続を切り替えて様々な容量結合を提供するスイッチ部と、
   容量結合により生成された電圧をバッファリングし、前記２^２Ｎレベルのアナログ出力信号を出力する単位利得バッファと
   を備えることを特徴とする請求項３に記載のデジタル・アナログ変換器。
5. 前記単位利得バッファが、前記キャパシタの他側のノードにプラス入力端が接続され、フィードバックされた出力端にマイナス入力端が接続されることを特徴とする請求項４に記載のデジタル・アナログ変換器。
6. 前記スイッチ部が、
   前記キャパシタの一側のノードと前記コースアナログ電圧端との間に設けられる第１スイッチと、
   前記キャパシタの一側のノードと前記最低基準電圧端との間に設けられる第２スイッチと、
   前記キャパシタの他側のノードと前記ファインアナログ電圧端との間に設けられる第３スイッチと
   を備えることを特徴とする請求項５に記載のデジタル・アナログ変換器。
7. 前記単位利得バッファが、
   前記マイナス入力端に前記キャパシタの一側のノードが接続されることを特徴とする請求項４に記載のデジタル・アナログ変換器。
8. 前記スイッチ部が、
   前記キャパシタの一側のノードと前記単位利得バッファの出力端との間に設けられる第１スイッチと、
   前記キャパシタの他側のノードと前記コースアナログ電圧端との間に設けられる第２スイッチと、
   前記キャパシタの他側のノードと前記単位利得バッファの出力端との間に設けられる第３スイッチと、
   前記単位利得バッファのプラス入力端と前記最低基準電圧端との間に設けられる第４スイッチと、
   前記単位利得バッファのプラス入力端と前記ファインアナログ電圧端との間に設けられる第５スイッチと
   を備えることを特徴とする請求項７に記載のデジタル・アナログ変換器。
9. 前記スイッチ部が、
   前記キャパシタの一側のノードと前記単位利得バッファの出力端との間に設けられる第１スイッチと、
   前記キャパシタの他側のノードと前記最低基準電圧端との間に設けられる第２スイッチと、
   前記キャパシタの他側のノードと前記単位利得バッファの出力端との間に設けられる第３スイッチと、
   前記単位利得バッファのプラス入力端と前記ファインアナログ電圧端との間に設けられる第４スイッチと、
   前記単位利得バッファのプラス入力端と前記コースアナログ電圧端との間に設けられる第５スイッチと
   を備えることを特徴とする請求項７に記載のデジタル・アナログ変換器。
10. 上位Ｎ（ただし、Ｎは２以上の自然数）ビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのコースアナログ電圧を選択的に出力する第１ステップと、
    下位Ｎビットのデジタルデータを受信し、その値に対応する２^Ｎレベルのファインアナログ電圧（前記コースアナログ電圧の単位電圧レベルを２^Ｎレベルに分配した電圧である。）を選択的に出力する第２ステップと、
    前記第１ステップから出力された前記コースアナログ電圧と前記第２ステップから出力されたファインアナログ電圧とを結合して、２^２Ｎレベルのアナログ出力信号を出力する第３ステップと
    を含むことを特徴とするデジタル・アナログ変換方法。

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