JP2008160838A - デジタル・アナログ変換器 - Google Patents
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Abstract
【解決手段】本発明では、抵抗列DACを階層化し、階層化した出力信号を結合する方式を提案する。例えば、2Nビット抵抗列DACを実現する場合、Nビットコース抵抗列DAC及びNビットファイン抵抗列DACで階層化する。ファイン抵抗列DACは、コース抵抗列DACの単位電圧に該当する電圧を細分化し、分配した電圧を出力する。一方、階層化した出力信号を結合する方式としては、種々の方案が可能であるが、1つのキャパシタと1つの単位利得バッファとを用いた容量結合を介して2Nビットに該当する出力を提供する。本発明によれば、階層化した抵抗列DACを用いるため、ビット数の増加に伴うDACの面積の増加を最小化することができ、基本的に、抵抗列DACであるため、電荷再分配DACとは異なり、出力特性の低下もない。
【選択図】図1
Description
150 第2デコーダ
200 スイッチ部
250 単位利得バッファ
C キャパシタ
Claims (10)
- 上位N(ただし、Nは2以上の自然数)ビットのデジタルデータを受信し、その値に対応する2Nレベルのアナログ電圧を選択的に出力するコース抵抗列デジタル・アナログ変換手段と、
下位Nビットのデジタルデータを受信し、その値に対応する2Nレベルのアナログ電圧(前記コース抵抗列デジタル・アナログ変換手段の単位電圧レベルを2Nレベルで分配した電圧である。)を選択的に出力するファイン抵抗列デジタル・アナログ変換手段と、
前記コース抵抗列デジタル・アナログ変換手段と前記ファイン抵抗列デジタル・アナログ変換手段との出力信号を結合して、22Nレベルのアナログ出力信号を出力する電圧結合手段と
を備えることを特徴とするデジタル・アナログ変換器。 - 前記コース抵抗列デジタル・アナログ変換手段が、
最低基準電圧端と最高基準電圧端との間に直列に接続されて、前記最高基準電圧を2Nレべルに分配する2N個の抵抗と、
前記上位Nビットのデジタルデータによって2Nレベルにコース分配された電圧のうち、いずれか1つを選択して出力する第1デコーダと
を備えることを特徴とする請求項1に記載のデジタル・アナログ変換器。 - 前記ファイン抵抗列デジタル・アナログ変換手段が、
前記最低基準電圧端と前記コース抵抗列デジタル・アナログ変換手段の単位基準電圧端との間に直列に接続されて、単位基準電圧を2Nレベルに分配する2N個の抵抗と、
前記下位Nビットのデジタルデータによって2Nレベルにファイン分配された電圧のうち、いずれか1つを選択して出力する第2デコーダと
を備えることを特徴とする請求項2に記載のデジタル・アナログ変換器。 - 前記電圧結合手段が、
キャパシタと、
該キャパシタの両端と前記コース抵抗列デジタル・アナログ変換手段の出力端(コースアナログ電圧端)、前記最低基準電圧端、前記ファイン抵抗列デジタル・アナログ変換手段の出力端(ファインアナログ電圧端)との接続を切り替えて様々な容量結合を提供するスイッチ部と、
容量結合により生成された電圧をバッファリングし、前記22Nレベルのアナログ出力信号を出力する単位利得バッファと
を備えることを特徴とする請求項3に記載のデジタル・アナログ変換器。 - 前記単位利得バッファが、前記キャパシタの他側のノードにプラス入力端が接続され、フィードバックされた出力端にマイナス入力端が接続されることを特徴とする請求項4に記載のデジタル・アナログ変換器。
- 前記スイッチ部が、
前記キャパシタの一側のノードと前記コースアナログ電圧端との間に設けられる第1スイッチと、
前記キャパシタの一側のノードと前記最低基準電圧端との間に設けられる第2スイッチと、
前記キャパシタの他側のノードと前記ファインアナログ電圧端との間に設けられる第3スイッチと
を備えることを特徴とする請求項5に記載のデジタル・アナログ変換器。 - 前記単位利得バッファが、
前記マイナス入力端に前記キャパシタの一側のノードが接続されることを特徴とする請求項4に記載のデジタル・アナログ変換器。 - 前記スイッチ部が、
前記キャパシタの一側のノードと前記単位利得バッファの出力端との間に設けられる第1スイッチと、
前記キャパシタの他側のノードと前記コースアナログ電圧端との間に設けられる第2スイッチと、
前記キャパシタの他側のノードと前記単位利得バッファの出力端との間に設けられる第3スイッチと、
前記単位利得バッファのプラス入力端と前記最低基準電圧端との間に設けられる第4スイッチと、
前記単位利得バッファのプラス入力端と前記ファインアナログ電圧端との間に設けられる第5スイッチと
を備えることを特徴とする請求項7に記載のデジタル・アナログ変換器。 - 前記スイッチ部が、
前記キャパシタの一側のノードと前記単位利得バッファの出力端との間に設けられる第1スイッチと、
前記キャパシタの他側のノードと前記最低基準電圧端との間に設けられる第2スイッチと、
前記キャパシタの他側のノードと前記単位利得バッファの出力端との間に設けられる第3スイッチと、
前記単位利得バッファのプラス入力端と前記ファインアナログ電圧端との間に設けられる第4スイッチと、
前記単位利得バッファのプラス入力端と前記コースアナログ電圧端との間に設けられる第5スイッチと
を備えることを特徴とする請求項7に記載のデジタル・アナログ変換器。 - 上位N(ただし、Nは2以上の自然数)ビットのデジタルデータを受信し、その値に対応する2Nレベルのコースアナログ電圧を選択的に出力する第1ステップと、
下位Nビットのデジタルデータを受信し、その値に対応する2Nレベルのファインアナログ電圧(前記コースアナログ電圧の単位電圧レベルを2Nレベルに分配した電圧である。)を選択的に出力する第2ステップと、
前記第1ステップから出力された前記コースアナログ電圧と前記第2ステップから出力されたファインアナログ電圧とを結合して、22Nレベルのアナログ出力信号を出力する第3ステップと
を含むことを特徴とするデジタル・アナログ変換方法。
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