JP3774882B2 - D/aコンバータ - Google Patents
D/aコンバータInfo
- Publication number
- JP3774882B2 JP3774882B2 JP36772298A JP36772298A JP3774882B2 JP 3774882 B2 JP3774882 B2 JP 3774882B2 JP 36772298 A JP36772298 A JP 36772298A JP 36772298 A JP36772298 A JP 36772298A JP 3774882 B2 JP3774882 B2 JP 3774882B2
- Authority
- JP
- Japan
- Prior art keywords
- sample
- pulse
- voltage
- hold
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は、D/Aコンバータに関し、詳しくは、いわゆる2ステップ・電圧ポテンション型D/Aコンバータにおいて、高速変換動作をさせても消費電力を低減あるいは抑制することができるようなD/Aコンバータの改良に関する。
【0002】
【従来の技術】
図3に従来の2ステップ・電圧ポテンション型D/Aコンバータの例を示す。10は、基本的な2ステップ・電圧ポテンション型D/Aコンバータである。具体的には、両端子がそれぞれ所定の電位ラインVaとVbに接続された直列接続のラダー抵抗群である抵抗Ra〜Rmによって第1の複数の基準電圧信号を発生し、アナログ変換するデータのうち上位ビットのデジタル値により各基準電圧信号を伝送するスイッチ群SWa1,SWa2,〜 SWm1,SWm2から2つのスイッチを選択的にONにして選択された2つの抵抗の電圧が端子11a、11bを介してボルテージフォロアのアンプ12,13にそれぞれ入力される。これにより上位ビットにより決定される粗い範囲として上下の範囲を示す両端の電圧値を端子11aと11bとの間にまず発生する。この粗い電圧値としての両端の電圧は、例えば、目標変換電圧値が1.5Vであるときに、上側が2Vで下側が1Vの両端の電圧である。
【0003】
次に、この両端の電圧値は、ボルテージフォロアのアンプ12,13の出力端子14a、14bを介してもう1つの細かい電圧を発生する直列接続のラダー抵抗群の抵抗R1〜Rnの両端子に加えられる。ここで、第2の複数の基準電圧信号を発生し、アナログ変換するデータの下位ビットのデジタル値によりその内の1つの抵抗の出力がスイッチ群SW1〜 SWnのうちの1つのスイッチをONにすることで選択される。この選択された電圧値がボルテージフォロアのアンプ15を介して出力端子16にVoutとして出力されることで、変換したアナログ電圧信号を発生する。
なお、前記の上位ビットに対応して発生する粗い変換電圧を示す両端の電圧を以下では両端子電圧という。
ところで、図3において、17は、アナログ変換するデータの上位ビットSW選択デコーダであり、上位ビットのデータを外部から受けてスイッチ群SWa1,SWa2,〜 SWm1,SWm2のうちから入力されたデータに対応する2つのスイッチをONにし、他をOFFにするデコード信号を発生して粗い電圧を発生するラダー抵抗群の各スイッチに加える。18は、アナログ変換するデータの下位ビットSW選択デコーダであり、下位ビットのデータを外部から受けてスイッチ群SW1〜 SWnのうちから入力されたデータに対応する1つのスイッチをONにし、他をOFFにするデコード信号を発生して細かい電圧を発生するラダー抵抗群の各スイッチに加える。
【0004】
【発明が解決しようとする課題】
このようなD/Aコンバータの標本化速度は、速くても数十MSPS程度であり、精度は、8〜16ビット程度である。しかし、このようなコンバータで20MSPSあるいはそれ以上の高速サンプリングレートを得ようとすると、ボルテージフォロアの出力が安定するまでの時間が25nsec以上の高速動作のアンプが必要になる。スルーレートも40V/μsec以上のものが必要になって、高価なアンプを使用せざるを得ない。
さらに、ボルテージフォロアは、通常オペアンプあるいは差動アンプで構成されるので、高速動作を保証するためには、動作電流を大きく設定することが必要になる。そこで、アンプ動作電流を設定する定電流源などの電流値も大きくなって、全体として消費電力が増加する。また、動作電流の増加は、ノイズレベルの増加にもつながり、A/D変換誤差も大きくなる危険性が高い。
この発明の目的は、このような従来技術の問題点を解決するものであって、高速変換動作をさせても消費電力を低減あるいは抑制することができるD/Aコンバータを実現することにある。
【0005】
【課題を解決するための手段】
この目的を達成するためのこの発明のD/Aコンバータの構成は、デジタル値の上位ビット部分に応じて第1の基準抵抗群から選択された第1および第2の電圧値のいずれか一方をデジタル信号のサンプリングに同期しサンプル周期の1/nの周期で位相の異なるn個のサンプルパルスに応じて循環して順次サンプルする第1のn個(ただし、nは2以上の整数)のサンプルホールド回路と、第1のn個のサンプルホールド回路のうち1つ前にサンプルされた一方の電圧値をサンプルされたときのサンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを第2の基準抵抗群の一方の端子に送出する第1の切換回路と、第1および第2の電圧値のいずれか他方をn個のサンプルパルスに応じて循環して順次サンプルする第2のn個のサンプルホールド回路と、第2のn個のサンプルホールド回路のうち1つ前にサンプルされた他方の電圧値をサンプルされたときのサンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを第2の基準抵抗群の他方の端子に送出する第2の切換回路と、n個のサンプルパルスを発生するタイミング制御回路とを備えるものである。
【0006】
【発明の実施の形態】
このような構成のこの発明のD/Aコンバータにあっては、2n個のうちのn個のサンプルホールド回路と、残りのn個のサンプルホールド回路とがそれぞれ入力デジタル信号のサンプリングに同期しサンプル周期の1/n(ただし、nは2以上の整数)の周期で順次切換えられて選択されていくので、それぞれのサンプルホールド回路の動作周波数は、サンプル周期の1/nに低減できる。
これにより入力される電圧信号を増幅するサンプルホールド回路のアンプは、変換すべきデータのサンプルクロックの周期に対応するような高速動作を保証する必要がなくなり、1/nの動作で済むことから、そのアンプの動作電流を大きく設定しなくても済む。その結果、その分、消費電力を低減でき、安価なアンプを採用することができる。
【0007】
【実施例】
図1は、この発明を適用した一実施例のD/Aコンバータのブロック図であり、図2は、その動作を説明するためのタイミングチャートである。なお、図3と同様な構成は同一の符号を以て示し、それらの説明を割愛し、従来との相違点を中心に説明する。
図1において、20は、図3に対応する2ステップ・電圧ポテンション型D/Aコンバータであって、図1と図3との大きな相違点は、図3のボルテージフォロアのアンプ12,13がそれぞれ2個のボルテージフォロアのアンプ12a、12b、13a、13bとされ、それぞれの入力側にサンプルホールド用のコンデンサC1、C2、C3、C4が設けられ、さらに、それぞれのコンデンサC1、C2、C3、C4の手前にアナログスイッチ(その多くはCMOSで構成される伝送ゲート)5a,5b,6a,6bがそれぞれ設けられ、これらアナログスイッチと、アンプと、コンデンサとによりサンプルホールド回路1、2、3,4が形成されていることである。また、この実施例では、ボルテージフォロアのアンプ12a、12b、13a、13bの出力側にもアナログスイッチ7a,7b,8a,8bがそれぞれ設けられている点で相違がある。
【0008】
アナログスイッチ5aとアナログスイッチ5bとはそれぞれ端子11aに接続されて、アナログスイッチ6aとアナログスイッチ6bとはそれぞれ端子11bに接続されている。また、アナログスイッチ7aとアナログスイッチ7bとはそれぞれ端子14aに接続されて、アナログスイッチ8aとアナログスイッチ8bとはそれぞれ端子14bに接続されている。
ここで、アナログスイッチ5a,5bは、サンプル信号を受けて切換えを行うサンプルホールド回路1とサンプルホールド回路2の入力側の切換を内部で行う切換回路5を構成し、アナログスイッチ6a,6bは、サンプル信号を切換制御信号として受けて切換えを行うその出力側の切換回路6を構成している。同様に、アナログスイッチ7a,7bは、サンプルホールド回路3とサンプルホールド回路4との入力側の切換回路7を構成し、アナログスイッチ8a,8bは、その出力側の切換回路8を構成している。
なお、図3のスイッチ群SWa1,SWa2,〜 SWm1,SWm2およびスイッチ群SW1〜 SWnは、図1の実施例ではすべて伝送ゲートのアナログスイッチを使用している。また、図3に対して電源ラインVDDとグランドGNDとの間に直列接続のラダー抵抗群である抵抗Ra〜Rmが接続され、さらに電源ラインVDDと端子11aとの間にスイッチSWaが設けられ、グランドGNDと端子11bとの間にスイッチSWbが設けられ、これらが追加されている。
【0009】
これらの切換回路5〜8の各アナログスイッチは、タイミング回路9から出力されるサンプルパルスおよび切換制御パルスとしての制御パルスCONTaとCONTbにより交互にON/OFF制御がなれる。
すなわち、アナログスイッチ5aとアナログスイッチ6a、アナログスイッチ7bとアナログスイッチ8bとは制御パルスCONTaを受け、アナログスイッチ5bとアナログスイッチ6b、アナログスイッチ7aとアナログスイッチ8aとは制御パルスCONTbを受け、それぞれ制御パルスがHIGHレベル(以下“H”)のときに各アナログスイッチはONになる。
なお、制御パルスCONTaとCONTbは、タイミング制御回路9により実質的にデューティ比50%のサンプルクロックCLKを1/2分周して生成され、相互に位相が180゜相違するパルス(一方のパルスを反転したパルス)である(図2(d)、(e)参照)。
また、サンプルクロックCLKは、2ステップ・電圧ポテンション型D/Aコンバータに入力されるデジタル信号のサンプル周期に対応していて、同時にこれは、各2ステップの各ステップにおける電圧値のサンプル周期にも対応している。
【0010】
次に、その動作を説明すると、まず、図2の(a)に示すように、サンプルクロックCLKの周期に応じて提供される変換対象となるデータのうちの上位ビットのデータ((図2(b)参照))が有意になり、上位ビットSW選択デコーダ17に加えられる。これにより、スイッチ群SWa1,SWa2,〜 SWm1,SWm2,SWa,SWbのうちから入力された上位データに対応する2つのスイッチが選択される。その結果、端子11aと11bには、抵抗Ra〜Rmのラダー抵抗群により生成された基準電圧信号のうちスイッチにより選択された2つの電圧値(両端子電圧)がそれぞれに送出される。
図2の(b)に示すようにデータが有意の期間に、図2の(a)に示すサンプルクロックCLKを分周して得られた図2の(d)に示す制御パルスCONTaが立下がり、これがLOWレベル(以下“L”)となって、ボルテージフォロアのアンプ12a,13aの入力側のアナログスイッチ5a,6aがそれぞれOFFになり、ボルテージフォロアのアンプ12bと13bの出力側のアナログスイッチ7b,8bとがOFFになってそれぞれのゲートが閉じられる。
【0011】
次の上位データ、例えばBが入力される手前のデータAが有意の最後のタイミングで前記のそれぞれの入力側スイッチがOFFになることでゲートが閉じてコンデンサC1、C3に充電された電圧がホールドされ、これによりデータAについての端子11a,11bの各出力電圧値がホールドされる。それが制御パルスCONTaが“L”の期間の間維持される(図2(g)参照)。このときには同時に、アンプ12bと13bの出力側が端子14a,14bに接続されなくなり、それぞれの出力が端子14a,14bに発生しない。
制御パルスCONTaが立下がり、ボルテージフォロアのアンプ12aと13aとの入力側のアナログスイッチ5a,6aとをOFFすると同時に、図2の(e)に示すように制御パルスCONTbが立上がる。これが“H”となって、ボルテージフォロアのアンプ12b,13bの入力側のアナログスイッチ5b,6bをONにし、これによりサンプルホールド回路1からサンプルホールド回路2へと入力側が切換わり、サンプルホールド回路3からサンプルホールド回路4へと入力側が切換わる。
これと同時に、出力側は、ボルテージフォロアのアンプ12a,13aの出力側のアナログスイッチ7a,8aとがONしてそれぞれを開き、前記とは逆にサンプルホールド回路2からサンプルホールド回路1へと切換わり、サンプルホールド回路4からサンプルホールド回路3へと切換わる。
【0012】
このように、次の上位データBが入力される手前のタイミングで入力側のそれぞれのスイッチをONにすることでコンデンサC2、C4に電流を充電してこれらの充電が制御パルスCONTbの立下がりまで行われる。これにより、次の上位データBに対応して発生するデータBについての端子11a,11bの各出力電圧値を制御パルスCONTbが“H”の期間の間サンプルする(図2(h)参照)。また、アンプ12a,13aの出力側のアナログスイッチ7a,8aがONになることで、データAについての端子11a,11bのホールドしている各出力電圧値がアンプ12a,13aの出力を経て端子14a,14bにそれぞれ出力される。
その結果、抵抗R1〜Rnのラダー抵抗群の両端子には、上位ビットAに対応した電圧が加えられる。このとき図2の(c)に示すように上位ビットAに対応する変換対象データの下位ビットaのデータが下位ビットSW選択デコーダ18に加えられているので、そのデータに応じて抵抗R1〜Rnの1つに接続されるスイッチ群SW1〜 SWnのうちの1つのスイッチがON状態になっている。
【0013】
そこで、図2(f)に示すように、その出力がボルテージフォロアのアンプ15に加えられて出力端子16に上位データA、下位データaに対応する変換アナログ出力Aaを発生する。
このようにして制御パルスCONTaが“L”の期間の間ホールドされたデータAの電圧は、アンプ12aと13aによりバッファ増幅されて出力側のアナログスイッチ7a,8aを経て端子14aと14bに出力され、それが次の第2ステップで下位データに応じて選択されてアンプ15を経て出力端子16にアナログ変換出力を発生する。
【0014】
次に、制御パルスCONTaが立上がり、“H”になると、アンプ12aと13aとの入力側のアナログスイッチ5a,6aをONにし、アンプ12bと13bの出力側のアナログスイッチ7b,8bをONにして端子11a,11bの電圧をサンプルするコンデンサがアンプ12b,13b側からアンプ12a,13aのコンデンサC1,C3に切換わる。このとき制御パルスCONTbが立下がり、“L”になってアンプ12b,13bの入力側のアナログスイッチ5b,6bをOFFにし、アンプ12a,13aの出力側のアナログスイッチ7a,8aとをOFFして端子11a,11bの電圧をホールドするコンデンサがアンプ12a,13a側からアンプ12b,13bのコンデンサC2,C4に切換わる。
すなわち、端子11aに接続された入力側は、サンプルホールド回路2からサンプルホールド回路1へと切換わり、このとき、切換回路7によって、端子14aに接続される出力側は、逆にサンプルホールド回路1からサンプルホールド回路2へと切換わる。また、端子11bに接続された入力側は、サンプルホールド回路4からサンプルホールド回路3へと切換わり、このとき、切換回路8によって、端子14bに接続される出力側は、逆にサンプルホールド回路3からサンプルホールド回路4へと切換わる。
【0015】
そこで、ホールドしたアンプ12b,13bの出力が次の上位ビットBに対応した電圧として抵抗R1〜Rnのラダー抵抗群の両端子に加えられる。このとき上位ビットBに対応する下位ビットbのデータが下位ビットSW選択デコーダ18に加えられていて、そのデータに応じて抵抗R1〜Rnの1つに接続されるスイッチ群SW1〜 SWnのうちの1つのスイッチがON状態になっている。そこで、サンプルクロックCLKの次のサンプル周期に応じて図2(f)に示すように、出力端子16に上位データB、下位データbに対応する変換アナログ出力Bbが発生する。
【0016】
このようにして、各変換アナログ出力がサンプルクロックCLKの周期に対応して得られる。したがって、この場合の標本化周期は、サンプルクロックCLKに対応する。
このとき、ボルテージフォロアのアンプ12aと13a、そしてアンプ12bと13bとに加えられる両端子の電圧信号の発生周期(標本化周期)は、制御パルスCONTa,CONTbから理解できるように、サンプルクロックCLKの周期の2倍の周期になる。
これにより入力される電圧信号を増幅するサンプルホールド回路のアンプは、サンプルクロックCLKの周期に対応するような高速動作を保証する必要がなくなり、動作電流を大きく設定しなくても済むので、その分、消費電力を低減でき、安価なアンプを採用することができる。
【0017】
以上説明してきたが、実施例では、2つのサンプルホールド回路を並列に設けてこれらの切換えを行っているが、さらに3つ以上のサンプルホールド回路を並列に接続して切り換えるようにしてもよく、サンプルホールド回路は、いわゆる2n個(ただし、nは2以上の整数)設けることができる。この場合、サンプルパルスの数はn個となり、それらば順次位相がずれた位相の異なるパルスになる。
また、並列に設けるサンプルホールド回路の数分だけ、周波数を低くできることはもちろんである。
また、実施例では、スイッチ回路を伝送ゲートとしているが、各種のスイッチ回路が利用できることはもちろんである。
さらに、上位の両端子電圧を増幅するアンプもボルテージフォロアに限定されるものではない。
【0018】
【発明の効果】
以上の説明から理解できるように、この発明のD/Aコンバータにあっては、2n個のうちのn個のサンプルホールド回路と、残りのn個のサンプルホールド回路とがそれぞれ入力デジタル信号のサンプリングに同期しサンプル周期の1/n(ただし、nは2以上の整数)の周期で順次切換えられて選択されていくので、それぞれのサンプルホールド回路の動作周波数は、サンプル周期の1/nに低減できる。
その結果、入力される電圧信号を増幅するサンプルホールド回路のアンプは、変換すべきデータのサンプルクロックの周期に対応するような高速動作を保証する必要がなくなり、1/nの動作で済むことから、そのアンプの動作電流を大きく設定しなくても済み、消費電力を低減でき、安価なアンプを採用することができる。
【図面の簡単な説明】
【図1】図1は、この発明を適用した一実施例のD/Aコンバータのブロック図である。
【図2】図2は、その動作を説明するためのタイミングチャートである。
【図3】図3に従来の2ステップ・電圧ポテンション型D/Aコンバータのブロック図である。
【符号の説明】
1,2,3,4…サンプル・ホールド回路、
5,6,7,8…切換回路、9…タイミング制御回路、
10,20…2ステップ・電圧ポテンション型D/Aコンバータ
11a、11b…選択側の端子、
12,13,15…ボルテージフォロアのアンプ、
14a、14b…アンプ出力側の端子、
16…出力端子、17…上位ビットSW選択デコーダ、
18…下位ビットSW選択デコーダ。
【発明の属する技術分野】
この発明は、D/Aコンバータに関し、詳しくは、いわゆる2ステップ・電圧ポテンション型D/Aコンバータにおいて、高速変換動作をさせても消費電力を低減あるいは抑制することができるようなD/Aコンバータの改良に関する。
【0002】
【従来の技術】
図3に従来の2ステップ・電圧ポテンション型D/Aコンバータの例を示す。10は、基本的な2ステップ・電圧ポテンション型D/Aコンバータである。具体的には、両端子がそれぞれ所定の電位ラインVaとVbに接続された直列接続のラダー抵抗群である抵抗Ra〜Rmによって第1の複数の基準電圧信号を発生し、アナログ変換するデータのうち上位ビットのデジタル値により各基準電圧信号を伝送するスイッチ群SWa1,SWa2,〜 SWm1,SWm2から2つのスイッチを選択的にONにして選択された2つの抵抗の電圧が端子11a、11bを介してボルテージフォロアのアンプ12,13にそれぞれ入力される。これにより上位ビットにより決定される粗い範囲として上下の範囲を示す両端の電圧値を端子11aと11bとの間にまず発生する。この粗い電圧値としての両端の電圧は、例えば、目標変換電圧値が1.5Vであるときに、上側が2Vで下側が1Vの両端の電圧である。
【0003】
次に、この両端の電圧値は、ボルテージフォロアのアンプ12,13の出力端子14a、14bを介してもう1つの細かい電圧を発生する直列接続のラダー抵抗群の抵抗R1〜Rnの両端子に加えられる。ここで、第2の複数の基準電圧信号を発生し、アナログ変換するデータの下位ビットのデジタル値によりその内の1つの抵抗の出力がスイッチ群SW1〜 SWnのうちの1つのスイッチをONにすることで選択される。この選択された電圧値がボルテージフォロアのアンプ15を介して出力端子16にVoutとして出力されることで、変換したアナログ電圧信号を発生する。
なお、前記の上位ビットに対応して発生する粗い変換電圧を示す両端の電圧を以下では両端子電圧という。
ところで、図3において、17は、アナログ変換するデータの上位ビットSW選択デコーダであり、上位ビットのデータを外部から受けてスイッチ群SWa1,SWa2,〜 SWm1,SWm2のうちから入力されたデータに対応する2つのスイッチをONにし、他をOFFにするデコード信号を発生して粗い電圧を発生するラダー抵抗群の各スイッチに加える。18は、アナログ変換するデータの下位ビットSW選択デコーダであり、下位ビットのデータを外部から受けてスイッチ群SW1〜 SWnのうちから入力されたデータに対応する1つのスイッチをONにし、他をOFFにするデコード信号を発生して細かい電圧を発生するラダー抵抗群の各スイッチに加える。
【0004】
【発明が解決しようとする課題】
このようなD/Aコンバータの標本化速度は、速くても数十MSPS程度であり、精度は、8〜16ビット程度である。しかし、このようなコンバータで20MSPSあるいはそれ以上の高速サンプリングレートを得ようとすると、ボルテージフォロアの出力が安定するまでの時間が25nsec以上の高速動作のアンプが必要になる。スルーレートも40V/μsec以上のものが必要になって、高価なアンプを使用せざるを得ない。
さらに、ボルテージフォロアは、通常オペアンプあるいは差動アンプで構成されるので、高速動作を保証するためには、動作電流を大きく設定することが必要になる。そこで、アンプ動作電流を設定する定電流源などの電流値も大きくなって、全体として消費電力が増加する。また、動作電流の増加は、ノイズレベルの増加にもつながり、A/D変換誤差も大きくなる危険性が高い。
この発明の目的は、このような従来技術の問題点を解決するものであって、高速変換動作をさせても消費電力を低減あるいは抑制することができるD/Aコンバータを実現することにある。
【0005】
【課題を解決するための手段】
この目的を達成するためのこの発明のD/Aコンバータの構成は、デジタル値の上位ビット部分に応じて第1の基準抵抗群から選択された第1および第2の電圧値のいずれか一方をデジタル信号のサンプリングに同期しサンプル周期の1/nの周期で位相の異なるn個のサンプルパルスに応じて循環して順次サンプルする第1のn個(ただし、nは2以上の整数)のサンプルホールド回路と、第1のn個のサンプルホールド回路のうち1つ前にサンプルされた一方の電圧値をサンプルされたときのサンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを第2の基準抵抗群の一方の端子に送出する第1の切換回路と、第1および第2の電圧値のいずれか他方をn個のサンプルパルスに応じて循環して順次サンプルする第2のn個のサンプルホールド回路と、第2のn個のサンプルホールド回路のうち1つ前にサンプルされた他方の電圧値をサンプルされたときのサンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを第2の基準抵抗群の他方の端子に送出する第2の切換回路と、n個のサンプルパルスを発生するタイミング制御回路とを備えるものである。
【0006】
【発明の実施の形態】
このような構成のこの発明のD/Aコンバータにあっては、2n個のうちのn個のサンプルホールド回路と、残りのn個のサンプルホールド回路とがそれぞれ入力デジタル信号のサンプリングに同期しサンプル周期の1/n(ただし、nは2以上の整数)の周期で順次切換えられて選択されていくので、それぞれのサンプルホールド回路の動作周波数は、サンプル周期の1/nに低減できる。
これにより入力される電圧信号を増幅するサンプルホールド回路のアンプは、変換すべきデータのサンプルクロックの周期に対応するような高速動作を保証する必要がなくなり、1/nの動作で済むことから、そのアンプの動作電流を大きく設定しなくても済む。その結果、その分、消費電力を低減でき、安価なアンプを採用することができる。
【0007】
【実施例】
図1は、この発明を適用した一実施例のD/Aコンバータのブロック図であり、図2は、その動作を説明するためのタイミングチャートである。なお、図3と同様な構成は同一の符号を以て示し、それらの説明を割愛し、従来との相違点を中心に説明する。
図1において、20は、図3に対応する2ステップ・電圧ポテンション型D/Aコンバータであって、図1と図3との大きな相違点は、図3のボルテージフォロアのアンプ12,13がそれぞれ2個のボルテージフォロアのアンプ12a、12b、13a、13bとされ、それぞれの入力側にサンプルホールド用のコンデンサC1、C2、C3、C4が設けられ、さらに、それぞれのコンデンサC1、C2、C3、C4の手前にアナログスイッチ(その多くはCMOSで構成される伝送ゲート)5a,5b,6a,6bがそれぞれ設けられ、これらアナログスイッチと、アンプと、コンデンサとによりサンプルホールド回路1、2、3,4が形成されていることである。また、この実施例では、ボルテージフォロアのアンプ12a、12b、13a、13bの出力側にもアナログスイッチ7a,7b,8a,8bがそれぞれ設けられている点で相違がある。
【0008】
アナログスイッチ5aとアナログスイッチ5bとはそれぞれ端子11aに接続されて、アナログスイッチ6aとアナログスイッチ6bとはそれぞれ端子11bに接続されている。また、アナログスイッチ7aとアナログスイッチ7bとはそれぞれ端子14aに接続されて、アナログスイッチ8aとアナログスイッチ8bとはそれぞれ端子14bに接続されている。
ここで、アナログスイッチ5a,5bは、サンプル信号を受けて切換えを行うサンプルホールド回路1とサンプルホールド回路2の入力側の切換を内部で行う切換回路5を構成し、アナログスイッチ6a,6bは、サンプル信号を切換制御信号として受けて切換えを行うその出力側の切換回路6を構成している。同様に、アナログスイッチ7a,7bは、サンプルホールド回路3とサンプルホールド回路4との入力側の切換回路7を構成し、アナログスイッチ8a,8bは、その出力側の切換回路8を構成している。
なお、図3のスイッチ群SWa1,SWa2,〜 SWm1,SWm2およびスイッチ群SW1〜 SWnは、図1の実施例ではすべて伝送ゲートのアナログスイッチを使用している。また、図3に対して電源ラインVDDとグランドGNDとの間に直列接続のラダー抵抗群である抵抗Ra〜Rmが接続され、さらに電源ラインVDDと端子11aとの間にスイッチSWaが設けられ、グランドGNDと端子11bとの間にスイッチSWbが設けられ、これらが追加されている。
【0009】
これらの切換回路5〜8の各アナログスイッチは、タイミング回路9から出力されるサンプルパルスおよび切換制御パルスとしての制御パルスCONTaとCONTbにより交互にON/OFF制御がなれる。
すなわち、アナログスイッチ5aとアナログスイッチ6a、アナログスイッチ7bとアナログスイッチ8bとは制御パルスCONTaを受け、アナログスイッチ5bとアナログスイッチ6b、アナログスイッチ7aとアナログスイッチ8aとは制御パルスCONTbを受け、それぞれ制御パルスがHIGHレベル(以下“H”)のときに各アナログスイッチはONになる。
なお、制御パルスCONTaとCONTbは、タイミング制御回路9により実質的にデューティ比50%のサンプルクロックCLKを1/2分周して生成され、相互に位相が180゜相違するパルス(一方のパルスを反転したパルス)である(図2(d)、(e)参照)。
また、サンプルクロックCLKは、2ステップ・電圧ポテンション型D/Aコンバータに入力されるデジタル信号のサンプル周期に対応していて、同時にこれは、各2ステップの各ステップにおける電圧値のサンプル周期にも対応している。
【0010】
次に、その動作を説明すると、まず、図2の(a)に示すように、サンプルクロックCLKの周期に応じて提供される変換対象となるデータのうちの上位ビットのデータ((図2(b)参照))が有意になり、上位ビットSW選択デコーダ17に加えられる。これにより、スイッチ群SWa1,SWa2,〜 SWm1,SWm2,SWa,SWbのうちから入力された上位データに対応する2つのスイッチが選択される。その結果、端子11aと11bには、抵抗Ra〜Rmのラダー抵抗群により生成された基準電圧信号のうちスイッチにより選択された2つの電圧値(両端子電圧)がそれぞれに送出される。
図2の(b)に示すようにデータが有意の期間に、図2の(a)に示すサンプルクロックCLKを分周して得られた図2の(d)に示す制御パルスCONTaが立下がり、これがLOWレベル(以下“L”)となって、ボルテージフォロアのアンプ12a,13aの入力側のアナログスイッチ5a,6aがそれぞれOFFになり、ボルテージフォロアのアンプ12bと13bの出力側のアナログスイッチ7b,8bとがOFFになってそれぞれのゲートが閉じられる。
【0011】
次の上位データ、例えばBが入力される手前のデータAが有意の最後のタイミングで前記のそれぞれの入力側スイッチがOFFになることでゲートが閉じてコンデンサC1、C3に充電された電圧がホールドされ、これによりデータAについての端子11a,11bの各出力電圧値がホールドされる。それが制御パルスCONTaが“L”の期間の間維持される(図2(g)参照)。このときには同時に、アンプ12bと13bの出力側が端子14a,14bに接続されなくなり、それぞれの出力が端子14a,14bに発生しない。
制御パルスCONTaが立下がり、ボルテージフォロアのアンプ12aと13aとの入力側のアナログスイッチ5a,6aとをOFFすると同時に、図2の(e)に示すように制御パルスCONTbが立上がる。これが“H”となって、ボルテージフォロアのアンプ12b,13bの入力側のアナログスイッチ5b,6bをONにし、これによりサンプルホールド回路1からサンプルホールド回路2へと入力側が切換わり、サンプルホールド回路3からサンプルホールド回路4へと入力側が切換わる。
これと同時に、出力側は、ボルテージフォロアのアンプ12a,13aの出力側のアナログスイッチ7a,8aとがONしてそれぞれを開き、前記とは逆にサンプルホールド回路2からサンプルホールド回路1へと切換わり、サンプルホールド回路4からサンプルホールド回路3へと切換わる。
【0012】
このように、次の上位データBが入力される手前のタイミングで入力側のそれぞれのスイッチをONにすることでコンデンサC2、C4に電流を充電してこれらの充電が制御パルスCONTbの立下がりまで行われる。これにより、次の上位データBに対応して発生するデータBについての端子11a,11bの各出力電圧値を制御パルスCONTbが“H”の期間の間サンプルする(図2(h)参照)。また、アンプ12a,13aの出力側のアナログスイッチ7a,8aがONになることで、データAについての端子11a,11bのホールドしている各出力電圧値がアンプ12a,13aの出力を経て端子14a,14bにそれぞれ出力される。
その結果、抵抗R1〜Rnのラダー抵抗群の両端子には、上位ビットAに対応した電圧が加えられる。このとき図2の(c)に示すように上位ビットAに対応する変換対象データの下位ビットaのデータが下位ビットSW選択デコーダ18に加えられているので、そのデータに応じて抵抗R1〜Rnの1つに接続されるスイッチ群SW1〜 SWnのうちの1つのスイッチがON状態になっている。
【0013】
そこで、図2(f)に示すように、その出力がボルテージフォロアのアンプ15に加えられて出力端子16に上位データA、下位データaに対応する変換アナログ出力Aaを発生する。
このようにして制御パルスCONTaが“L”の期間の間ホールドされたデータAの電圧は、アンプ12aと13aによりバッファ増幅されて出力側のアナログスイッチ7a,8aを経て端子14aと14bに出力され、それが次の第2ステップで下位データに応じて選択されてアンプ15を経て出力端子16にアナログ変換出力を発生する。
【0014】
次に、制御パルスCONTaが立上がり、“H”になると、アンプ12aと13aとの入力側のアナログスイッチ5a,6aをONにし、アンプ12bと13bの出力側のアナログスイッチ7b,8bをONにして端子11a,11bの電圧をサンプルするコンデンサがアンプ12b,13b側からアンプ12a,13aのコンデンサC1,C3に切換わる。このとき制御パルスCONTbが立下がり、“L”になってアンプ12b,13bの入力側のアナログスイッチ5b,6bをOFFにし、アンプ12a,13aの出力側のアナログスイッチ7a,8aとをOFFして端子11a,11bの電圧をホールドするコンデンサがアンプ12a,13a側からアンプ12b,13bのコンデンサC2,C4に切換わる。
すなわち、端子11aに接続された入力側は、サンプルホールド回路2からサンプルホールド回路1へと切換わり、このとき、切換回路7によって、端子14aに接続される出力側は、逆にサンプルホールド回路1からサンプルホールド回路2へと切換わる。また、端子11bに接続された入力側は、サンプルホールド回路4からサンプルホールド回路3へと切換わり、このとき、切換回路8によって、端子14bに接続される出力側は、逆にサンプルホールド回路3からサンプルホールド回路4へと切換わる。
【0015】
そこで、ホールドしたアンプ12b,13bの出力が次の上位ビットBに対応した電圧として抵抗R1〜Rnのラダー抵抗群の両端子に加えられる。このとき上位ビットBに対応する下位ビットbのデータが下位ビットSW選択デコーダ18に加えられていて、そのデータに応じて抵抗R1〜Rnの1つに接続されるスイッチ群SW1〜 SWnのうちの1つのスイッチがON状態になっている。そこで、サンプルクロックCLKの次のサンプル周期に応じて図2(f)に示すように、出力端子16に上位データB、下位データbに対応する変換アナログ出力Bbが発生する。
【0016】
このようにして、各変換アナログ出力がサンプルクロックCLKの周期に対応して得られる。したがって、この場合の標本化周期は、サンプルクロックCLKに対応する。
このとき、ボルテージフォロアのアンプ12aと13a、そしてアンプ12bと13bとに加えられる両端子の電圧信号の発生周期(標本化周期)は、制御パルスCONTa,CONTbから理解できるように、サンプルクロックCLKの周期の2倍の周期になる。
これにより入力される電圧信号を増幅するサンプルホールド回路のアンプは、サンプルクロックCLKの周期に対応するような高速動作を保証する必要がなくなり、動作電流を大きく設定しなくても済むので、その分、消費電力を低減でき、安価なアンプを採用することができる。
【0017】
以上説明してきたが、実施例では、2つのサンプルホールド回路を並列に設けてこれらの切換えを行っているが、さらに3つ以上のサンプルホールド回路を並列に接続して切り換えるようにしてもよく、サンプルホールド回路は、いわゆる2n個(ただし、nは2以上の整数)設けることができる。この場合、サンプルパルスの数はn個となり、それらば順次位相がずれた位相の異なるパルスになる。
また、並列に設けるサンプルホールド回路の数分だけ、周波数を低くできることはもちろんである。
また、実施例では、スイッチ回路を伝送ゲートとしているが、各種のスイッチ回路が利用できることはもちろんである。
さらに、上位の両端子電圧を増幅するアンプもボルテージフォロアに限定されるものではない。
【0018】
【発明の効果】
以上の説明から理解できるように、この発明のD/Aコンバータにあっては、2n個のうちのn個のサンプルホールド回路と、残りのn個のサンプルホールド回路とがそれぞれ入力デジタル信号のサンプリングに同期しサンプル周期の1/n(ただし、nは2以上の整数)の周期で順次切換えられて選択されていくので、それぞれのサンプルホールド回路の動作周波数は、サンプル周期の1/nに低減できる。
その結果、入力される電圧信号を増幅するサンプルホールド回路のアンプは、変換すべきデータのサンプルクロックの周期に対応するような高速動作を保証する必要がなくなり、1/nの動作で済むことから、そのアンプの動作電流を大きく設定しなくても済み、消費電力を低減でき、安価なアンプを採用することができる。
【図面の簡単な説明】
【図1】図1は、この発明を適用した一実施例のD/Aコンバータのブロック図である。
【図2】図2は、その動作を説明するためのタイミングチャートである。
【図3】図3に従来の2ステップ・電圧ポテンション型D/Aコンバータのブロック図である。
【符号の説明】
1,2,3,4…サンプル・ホールド回路、
5,6,7,8…切換回路、9…タイミング制御回路、
10,20…2ステップ・電圧ポテンション型D/Aコンバータ
11a、11b…選択側の端子、
12,13,15…ボルテージフォロアのアンプ、
14a、14b…アンプ出力側の端子、
16…出力端子、17…上位ビットSW選択デコーダ、
18…下位ビットSW選択デコーダ。
Claims (2)
- 粗い電圧値を発生する第1の基準抵抗群と前記電圧値を両端に受けてより細かい電圧値を発生する第2の基準抵抗群とを第1,第2のステップの順で選択してデジタル信号の値をアナログ値に変換するD/Aコンバータにおいて、
前記デジタル値の上位ビット部分に応じて前記第1の基準抵抗群から選択された第1および第2の電圧値のいずれか一方を前記デジタル信号のサンプリングに同期しサンプル周期の1/nの周期で位相の異なるn個のサンプルパルスに応じて循環して順次サンプルする第1のn個(ただし、nは2以上の整数)のサンプルホールド回路と、
前記第1のn個のサンプルホールド回路のうち1つ前にサンプルされた前記一方の電圧値を前記サンプルされたときの前記サンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを前記第2の基準抵抗群の一方の端子に送出する第1の切換回路と、
前記第1および第2の電圧値のいずれか他方を前記n個のサンプルパルスに応じて循環して順次サンプルする第2のn個のサンプルホールド回路と、
前記第2のn個のサンプルホールド回路のうち1つ前にサンプルされた前記他方の電圧値を前記サンプルされたときの前記サンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを前記第2の基準抵抗群の他方の端子に送出する第2の切換回路と、
前記n個のサンプルパルスを発生するタイミング制御回路とを備えることを特徴とするD/Aコンバータ。 - 前記nは2であって、第1、第2、第3および第4のサンプルホールド回路の4個の前記サンプルホールド回路を有し、前記サンプルパルスは、実質的にデューティ比50%の信号であり、前記タイミング制御回路は、前記サンプルパルスとして実質的に位相が180゜相違する第1および第2のサンプルパルスを発生し、前記第1および第3のサンプルホールド回路は、それぞれ入力側に前記第1のサンプルパルスを受けて動作するアナログスイッチを有し、前記第2および第4のサンプルホールド回路は、それぞれ入力側に前記第2のサンプルパルスを受けて動作するアナログスイッチを有し、前記第1の切換回路は、前記第1のサンプルホールド回路の出力側に挿入され前記第2のサンプルパルスを受けるアナログスイッチと前記第2のサンプルホールド回路の出力側に挿入され前記第1のサンプルパルスを受けるアナログスイッチとで構成され、前記第2の切換回路は、前記第3のサンプルホールド回路の出力側に挿入され前記第2のサンプルパルスを受けるアナログスイッチと前記第4のサンプルホールド回路の出力側に挿入され前記第1のサンプルパルスを受けるアナログスイッチとで構成されている請求項1記載のD/Aコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36772298A JP3774882B2 (ja) | 1998-12-24 | 1998-12-24 | D/aコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36772298A JP3774882B2 (ja) | 1998-12-24 | 1998-12-24 | D/aコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000196455A JP2000196455A (ja) | 2000-07-14 |
JP3774882B2 true JP3774882B2 (ja) | 2006-05-17 |
Family
ID=18490034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36772298A Expired - Fee Related JP3774882B2 (ja) | 1998-12-24 | 1998-12-24 | D/aコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3774882B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4959485B2 (ja) * | 2007-09-19 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
1998
- 1998-12-24 JP JP36772298A patent/JP3774882B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000196455A (ja) | 2000-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6480132B1 (en) | A/D converter with higher speed and accuracy and lower power consumption | |
US6204789B1 (en) | Variable resistor circuit and a digital-to-analog converter | |
US6469647B1 (en) | High-precision D-A converter circuit | |
KR900008820B1 (ko) | 아날로그/디지탈변환기 | |
US8791845B2 (en) | Circuitry and method for reducing area and power of a pipelince ADC | |
KR101341029B1 (ko) | 축차 근사 레지스터 아날로그 디지털 변환기 및 그를 이용한 아날로그 디지털 변환방법 | |
US6191720B1 (en) | Efficient two-stage digital-to-analog converter using sample-and-hold circuits | |
JP4648779B2 (ja) | ディジタル・アナログ変換器 | |
JP4402108B2 (ja) | アナログ・ディジタル変換装置、アナログ・ディジタル変換のための方法、又は当該変換装置がもたらされる信号処理システム | |
JPS62130025A (ja) | 直列デジタル・アナログ変換器 | |
US6232907B1 (en) | Polarity shifting flash A/D converter and method | |
KR100514320B1 (ko) | 디지털/아날로그 변환기 | |
JP3774882B2 (ja) | D/aコンバータ | |
US4808998A (en) | Distortion reduction circuit for a D/A converter | |
US6927723B2 (en) | A/D converter and A/D conversion method | |
US5686918A (en) | Analog-to-digital converter with digital-to-analog converter and comparator | |
US5673045A (en) | Digital-to-analog conversion circuit and analog-to-digital conversion device using the circuit | |
JPH06268523A (ja) | D/a変換器 | |
JPH06120832A (ja) | ディジタル−アナログ変換器 | |
KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
JP2004194201A (ja) | 集積回路及びa/d変換回路 | |
JP2677171B2 (ja) | テスト機能付並列型a/d変換装置 | |
JPH11205144A (ja) | チョッパ型比較器、a/d変換器及びこれを用いた直並列型a/d変換器 | |
JPH07202695A (ja) | 循環形ad変換器 | |
JPH0455005B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060207 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060210 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |