JP3774882B2

JP3774882B2 - Ｄ／ａコンバータ

Info

Publication number: JP3774882B2
Application number: JP36772298A
Authority: JP
Inventors: 義和飯沼
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2006-05-17
Anticipated expiration: 2018-12-24
Also published as: JP2000196455A

Description

【０００１】
【発明の属する技術分野】
この発明は、Ｄ／Ａコンバータに関し、詳しくは、いわゆる２ステップ・電圧ポテンション型Ｄ／Ａコンバータにおいて、高速変換動作をさせても消費電力を低減あるいは抑制することができるようなＤ／Ａコンバータの改良に関する。
【０００２】
【従来の技術】
図３に従来の２ステップ・電圧ポテンション型Ｄ／Ａコンバータの例を示す。１０は、基本的な２ステップ・電圧ポテンション型Ｄ／Ａコンバータである。具体的には、両端子がそれぞれ所定の電位ラインＶａとＶｂに接続された直列接続のラダー抵抗群である抵抗Ｒａ〜Ｒｍによって第１の複数の基準電圧信号を発生し、アナログ変換するデータのうち上位ビットのデジタル値により各基準電圧信号を伝送するスイッチ群ＳＷa1，ＳＷa2，〜ＳＷm1，ＳＷm2から２つのスイッチを選択的にＯＮにして選択された２つの抵抗の電圧が端子１１ａ、１１ｂを介してボルテージフォロアのアンプ１２，１３にそれぞれ入力される。これにより上位ビットにより決定される粗い範囲として上下の範囲を示す両端の電圧値を端子１１ａと１１ｂとの間にまず発生する。この粗い電圧値としての両端の電圧は、例えば、目標変換電圧値が１．５Ｖであるときに、上側が２Ｖで下側が１Ｖの両端の電圧である。
【０００３】
次に、この両端の電圧値は、ボルテージフォロアのアンプ１２，１３の出力端子１４ａ、１４ｂを介してもう１つの細かい電圧を発生する直列接続のラダー抵抗群の抵抗Ｒ1〜Ｒnの両端子に加えられる。ここで、第２の複数の基準電圧信号を発生し、アナログ変換するデータの下位ビットのデジタル値によりその内の１つの抵抗の出力がスイッチ群ＳＷ1〜ＳＷnのうちの１つのスイッチをＯＮにすることで選択される。この選択された電圧値がボルテージフォロアのアンプ１５を介して出力端子１６にＶoutとして出力されることで、変換したアナログ電圧信号を発生する。
なお、前記の上位ビットに対応して発生する粗い変換電圧を示す両端の電圧を以下では両端子電圧という。
ところで、図３において、１７は、アナログ変換するデータの上位ビットＳＷ選択デコーダであり、上位ビットのデータを外部から受けてスイッチ群ＳＷa1，ＳＷa2，〜ＳＷm1，ＳＷm2のうちから入力されたデータに対応する２つのスイッチをＯＮにし、他をＯＦＦにするデコード信号を発生して粗い電圧を発生するラダー抵抗群の各スイッチに加える。１８は、アナログ変換するデータの下位ビットＳＷ選択デコーダであり、下位ビットのデータを外部から受けてスイッチ群ＳＷ1〜ＳＷnのうちから入力されたデータに対応する１つのスイッチをＯＮにし、他をＯＦＦにするデコード信号を発生して細かい電圧を発生するラダー抵抗群の各スイッチに加える。
【０００４】
【発明が解決しようとする課題】
このようなＤ／Ａコンバータの標本化速度は、速くても数十ＭＳＰＳ程度であり、精度は、８〜１６ビット程度である。しかし、このようなコンバータで２０ＭＳＰＳあるいはそれ以上の高速サンプリングレートを得ようとすると、ボルテージフォロアの出力が安定するまでの時間が２５ｎsec以上の高速動作のアンプが必要になる。スルーレートも４０Ｖ／μsec以上のものが必要になって、高価なアンプを使用せざるを得ない。
さらに、ボルテージフォロアは、通常オペアンプあるいは差動アンプで構成されるので、高速動作を保証するためには、動作電流を大きく設定することが必要になる。そこで、アンプ動作電流を設定する定電流源などの電流値も大きくなって、全体として消費電力が増加する。また、動作電流の増加は、ノイズレベルの増加にもつながり、Ａ／Ｄ変換誤差も大きくなる危険性が高い。
この発明の目的は、このような従来技術の問題点を解決するものであって、高速変換動作をさせても消費電力を低減あるいは抑制することができるＤ／Ａコンバータを実現することにある。
【０００５】
【課題を解決するための手段】
この目的を達成するためのこの発明のＤ／Ａコンバータの構成は、デジタル値の上位ビット部分に応じて第１の基準抵抗群から選択された第１および第２の電圧値のいずれか一方をデジタル信号のサンプリングに同期しサンプル周期の１／ｎの周期で位相の異なるｎ個のサンプルパルスに応じて循環して順次サンプルする第１のｎ個（ただし、ｎは２以上の整数）のサンプルホールド回路と、第１のｎ個のサンプルホールド回路のうち１つ前にサンプルされた一方の電圧値をサンプルされたときのサンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを第２の基準抵抗群の一方の端子に送出する第１の切換回路と、第１および第２の電圧値のいずれか他方をｎ個のサンプルパルスに応じて循環して順次サンプルする第２のｎ個のサンプルホールド回路と、第２のｎ個のサンプルホールド回路のうち１つ前にサンプルされた他方の電圧値をサンプルされたときのサンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを第２の基準抵抗群の他方の端子に送出する第２の切換回路と、ｎ個のサンプルパルスを発生するタイミング制御回路とを備えるものである。
【０００６】
【発明の実施の形態】
このような構成のこの発明のＤ／Ａコンバータにあっては、２ｎ個のうちのｎ個のサンプルホールド回路と、残りのｎ個のサンプルホールド回路とがそれぞれ入力デジタル信号のサンプリングに同期しサンプル周期の１／ｎ（ただし、ｎは２以上の整数）の周期で順次切換えられて選択されていくので、それぞれのサンプルホールド回路の動作周波数は、サンプル周期の１／ｎに低減できる。
これにより入力される電圧信号を増幅するサンプルホールド回路のアンプは、変換すべきデータのサンプルクロックの周期に対応するような高速動作を保証する必要がなくなり、１／ｎの動作で済むことから、そのアンプの動作電流を大きく設定しなくても済む。その結果、その分、消費電力を低減でき、安価なアンプを採用することができる。
【０００７】
【実施例】
図１は、この発明を適用した一実施例のＤ／Ａコンバータのブロック図であり、図２は、その動作を説明するためのタイミングチャートである。なお、図３と同様な構成は同一の符号を以て示し、それらの説明を割愛し、従来との相違点を中心に説明する。
図１において、２０は、図３に対応する２ステップ・電圧ポテンション型Ｄ／Ａコンバータであって、図１と図３との大きな相違点は、図３のボルテージフォロアのアンプ１２，１３がそれぞれ２個のボルテージフォロアのアンプ１２ａ、１２ｂ、１３ａ、１３ｂとされ、それぞれの入力側にサンプルホールド用のコンデンサＣ1、Ｃ2、Ｃ3、Ｃ4が設けられ、さらに、それぞれのコンデンサＣ1、Ｃ2、Ｃ3、Ｃ4の手前にアナログスイッチ（その多くはＣＭＯＳで構成される伝送ゲート）５ａ，５ｂ，６ａ，６ｂがそれぞれ設けられ、これらアナログスイッチと、アンプと、コンデンサとによりサンプルホールド回路１、２、３，４が形成されていることである。また、この実施例では、ボルテージフォロアのアンプ１２ａ、１２ｂ、１３ａ、１３ｂの出力側にもアナログスイッチ７ａ，７ｂ，８ａ，８ｂがそれぞれ設けられている点で相違がある。
【０００８】
アナログスイッチ５ａとアナログスイッチ５ｂとはそれぞれ端子１１ａに接続されて、アナログスイッチ６ａとアナログスイッチ６ｂとはそれぞれ端子１１ｂに接続されている。また、アナログスイッチ７ａとアナログスイッチ７ｂとはそれぞれ端子１４ａに接続されて、アナログスイッチ８ａとアナログスイッチ８ｂとはそれぞれ端子１４ｂに接続されている。
ここで、アナログスイッチ５ａ，５ｂは、サンプル信号を受けて切換えを行うサンプルホールド回路１とサンプルホールド回路２の入力側の切換を内部で行う切換回路５を構成し、アナログスイッチ６ａ，６ｂは、サンプル信号を切換制御信号として受けて切換えを行うその出力側の切換回路６を構成している。同様に、アナログスイッチ７ａ，７ｂは、サンプルホールド回路３とサンプルホールド回路４との入力側の切換回路７を構成し、アナログスイッチ８ａ，８ｂは、その出力側の切換回路８を構成している。
なお、図３のスイッチ群ＳＷa1，ＳＷa2，〜ＳＷm1，ＳＷm2およびスイッチ群ＳＷ1〜ＳＷnは、図１の実施例ではすべて伝送ゲートのアナログスイッチを使用している。また、図３に対して電源ラインＶDDとグランドＧＮＤとの間に直列接続のラダー抵抗群である抵抗Ｒａ〜Ｒｍが接続され、さらに電源ラインＶDDと端子１１ａとの間にスイッチＳＷａが設けられ、グランドＧＮＤと端子１１ｂとの間にスイッチＳＷｂが設けられ、これらが追加されている。
【０００９】
これらの切換回路５〜８の各アナログスイッチは、タイミング回路９から出力されるサンプルパルスおよび切換制御パルスとしての制御パルスＣＯＮＴａとＣＯＮＴｂにより交互にＯＮ／ＯＦＦ制御がなれる。
すなわち、アナログスイッチ５ａとアナログスイッチ６ａ、アナログスイッチ７ｂとアナログスイッチ８ｂとは制御パルスＣＯＮＴａを受け、アナログスイッチ５ｂとアナログスイッチ６ｂ、アナログスイッチ７ａとアナログスイッチ８ａとは制御パルスＣＯＮＴｂを受け、それぞれ制御パルスがＨＩＧＨレベル（以下“Ｈ”）のときに各アナログスイッチはＯＮになる。
なお、制御パルスＣＯＮＴａとＣＯＮＴｂは、タイミング制御回路９により実質的にデューティ比５０％のサンプルクロックＣＬＫを１／２分周して生成され、相互に位相が１８０゜相違するパルス（一方のパルスを反転したパルス）である（図２（ｄ）、（ｅ）参照）。
また、サンプルクロックＣＬＫは、２ステップ・電圧ポテンション型Ｄ／Ａコンバータに入力されるデジタル信号のサンプル周期に対応していて、同時にこれは、各２ステップの各ステップにおける電圧値のサンプル周期にも対応している。
【００１０】
次に、その動作を説明すると、まず、図２の（ａ）に示すように、サンプルクロックＣＬＫの周期に応じて提供される変換対象となるデータのうちの上位ビットのデータ（（図２（ｂ）参照））が有意になり、上位ビットＳＷ選択デコーダ１７に加えられる。これにより、スイッチ群ＳＷa1，ＳＷa2，〜ＳＷm1，ＳＷm2，ＳＷａ，ＳＷｂのうちから入力された上位データに対応する２つのスイッチが選択される。その結果、端子１１ａと１１ｂには、抵抗Ｒａ〜Ｒｍのラダー抵抗群により生成された基準電圧信号のうちスイッチにより選択された２つの電圧値（両端子電圧）がそれぞれに送出される。
図２の（ｂ）に示すようにデータが有意の期間に、図２の（ａ）に示すサンプルクロックＣＬＫを分周して得られた図２の（ｄ）に示す制御パルスＣＯＮＴａが立下がり、これがＬＯＷレベル（以下“Ｌ”）となって、ボルテージフォロアのアンプ１２ａ，１３ａの入力側のアナログスイッチ５ａ，６ａがそれぞれＯＦＦになり、ボルテージフォロアのアンプ１２ｂと１３ｂの出力側のアナログスイッチ７ｂ，８ｂとがＯＦＦになってそれぞれのゲートが閉じられる。
【００１１】
次の上位データ、例えばＢが入力される手前のデータＡが有意の最後のタイミングで前記のそれぞれの入力側スイッチがＯＦＦになることでゲートが閉じてコンデンサＣ1、Ｃ3に充電された電圧がホールドされ、これによりデータＡについての端子１１ａ，１１ｂの各出力電圧値がホールドされる。それが制御パルスＣＯＮＴａが“Ｌ”の期間の間維持される（図２（ｇ）参照）。このときには同時に、アンプ１２ｂと１３ｂの出力側が端子１４ａ，１４ｂに接続されなくなり、それぞれの出力が端子１４ａ，１４ｂに発生しない。
制御パルスＣＯＮＴａが立下がり、ボルテージフォロアのアンプ１２ａと１３ａとの入力側のアナログスイッチ５ａ，６ａとをＯＦＦすると同時に、図２の（ｅ）に示すように制御パルスＣＯＮＴｂが立上がる。これが“Ｈ”となって、ボルテージフォロアのアンプ１２ｂ，１３ｂの入力側のアナログスイッチ５ｂ，６ｂをＯＮにし、これによりサンプルホールド回路１からサンプルホールド回路２へと入力側が切換わり、サンプルホールド回路３からサンプルホールド回路４へと入力側が切換わる。
これと同時に、出力側は、ボルテージフォロアのアンプ１２ａ，１３ａの出力側のアナログスイッチ７ａ，８ａとがＯＮしてそれぞれを開き、前記とは逆にサンプルホールド回路２からサンプルホールド回路１へと切換わり、サンプルホールド回路４からサンプルホールド回路３へと切換わる。
【００１２】
このように、次の上位データＢが入力される手前のタイミングで入力側のそれぞれのスイッチをＯＮにすることでコンデンサＣ2、Ｃ4に電流を充電してこれらの充電が制御パルスＣＯＮＴｂの立下がりまで行われる。これにより、次の上位データＢに対応して発生するデータＢについての端子１１ａ，１１ｂの各出力電圧値を制御パルスＣＯＮＴｂが“Ｈ”の期間の間サンプルする（図２（ｈ）参照）。また、アンプ１２ａ，１３ａの出力側のアナログスイッチ７ａ，８ａがＯＮになることで、データＡについての端子１１ａ，１１ｂのホールドしている各出力電圧値がアンプ１２ａ，１３ａの出力を経て端子１４ａ，１４ｂにそれぞれ出力される。
その結果、抵抗Ｒ1〜Ｒnのラダー抵抗群の両端子には、上位ビットＡに対応した電圧が加えられる。このとき図２の（ｃ）に示すように上位ビットＡに対応する変換対象データの下位ビットａのデータが下位ビットＳＷ選択デコーダ１８に加えられているので、そのデータに応じて抵抗Ｒ1〜Ｒnの１つに接続されるスイッチ群ＳＷ1〜ＳＷnのうちの１つのスイッチがＯＮ状態になっている。
【００１３】
そこで、図２（ｆ）に示すように、その出力がボルテージフォロアのアンプ１５に加えられて出力端子１６に上位データＡ、下位データａに対応する変換アナログ出力Ａａを発生する。
このようにして制御パルスＣＯＮＴａが“Ｌ”の期間の間ホールドされたデータＡの電圧は、アンプ１２ａと１３ａによりバッファ増幅されて出力側のアナログスイッチ７ａ，８ａを経て端子１４ａと１４ｂに出力され、それが次の第２ステップで下位データに応じて選択されてアンプ１５を経て出力端子１６にアナログ変換出力を発生する。
【００１４】
次に、制御パルスＣＯＮＴａが立上がり、“Ｈ”になると、アンプ１２ａと１３ａとの入力側のアナログスイッチ５ａ，６ａをＯＮにし、アンプ１２ｂと１３ｂの出力側のアナログスイッチ７ｂ，８ｂをＯＮにして端子１１ａ，１１ｂの電圧をサンプルするコンデンサがアンプ１２ｂ，１３ｂ側からアンプ１２ａ，１３ａのコンデンサＣ1，Ｃ3に切換わる。このとき制御パルスＣＯＮＴｂが立下がり、“Ｌ”になってアンプ１２ｂ，１３ｂの入力側のアナログスイッチ５ｂ，６ｂをＯＦＦにし、アンプ１２ａ，１３ａの出力側のアナログスイッチ７ａ，８ａとをＯＦＦして端子１１ａ，１１ｂの電圧をホールドするコンデンサがアンプ１２ａ，１３ａ側からアンプ１２ｂ，１３ｂのコンデンサＣ2，Ｃ4に切換わる。
すなわち、端子１１ａに接続された入力側は、サンプルホールド回路２からサンプルホールド回路１へと切換わり、このとき、切換回路７によって、端子１４ａに接続される出力側は、逆にサンプルホールド回路１からサンプルホールド回路２へと切換わる。また、端子１１ｂに接続された入力側は、サンプルホールド回路４からサンプルホールド回路３へと切換わり、このとき、切換回路８によって、端子１４ｂに接続される出力側は、逆にサンプルホールド回路３からサンプルホールド回路４へと切換わる。
【００１５】
そこで、ホールドしたアンプ１２ｂ，１３ｂの出力が次の上位ビットＢに対応した電圧として抵抗Ｒ1〜Ｒnのラダー抵抗群の両端子に加えられる。このとき上位ビットＢに対応する下位ビットｂのデータが下位ビットＳＷ選択デコーダ１８に加えられていて、そのデータに応じて抵抗Ｒ1〜Ｒnの１つに接続されるスイッチ群ＳＷ1〜ＳＷnのうちの１つのスイッチがＯＮ状態になっている。そこで、サンプルクロックＣＬＫの次のサンプル周期に応じて図２（ｆ）に示すように、出力端子１６に上位データＢ、下位データｂに対応する変換アナログ出力Ｂｂが発生する。
【００１６】
このようにして、各変換アナログ出力がサンプルクロックＣＬＫの周期に対応して得られる。したがって、この場合の標本化周期は、サンプルクロックＣＬＫに対応する。
このとき、ボルテージフォロアのアンプ１２ａと１３ａ、そしてアンプ１２ｂと１３ｂとに加えられる両端子の電圧信号の発生周期（標本化周期）は、制御パルスＣＯＮＴａ，ＣＯＮＴｂから理解できるように、サンプルクロックＣＬＫの周期の２倍の周期になる。
これにより入力される電圧信号を増幅するサンプルホールド回路のアンプは、サンプルクロックＣＬＫの周期に対応するような高速動作を保証する必要がなくなり、動作電流を大きく設定しなくても済むので、その分、消費電力を低減でき、安価なアンプを採用することができる。
【００１７】
以上説明してきたが、実施例では、２つのサンプルホールド回路を並列に設けてこれらの切換えを行っているが、さらに３つ以上のサンプルホールド回路を並列に接続して切り換えるようにしてもよく、サンプルホールド回路は、いわゆる２ｎ個（ただし、ｎは２以上の整数）設けることができる。この場合、サンプルパルスの数はｎ個となり、それらば順次位相がずれた位相の異なるパルスになる。
また、並列に設けるサンプルホールド回路の数分だけ、周波数を低くできることはもちろんである。
また、実施例では、スイッチ回路を伝送ゲートとしているが、各種のスイッチ回路が利用できることはもちろんである。
さらに、上位の両端子電圧を増幅するアンプもボルテージフォロアに限定されるものではない。
【００１８】
【発明の効果】
以上の説明から理解できるように、この発明のＤ／Ａコンバータにあっては、２ｎ個のうちのｎ個のサンプルホールド回路と、残りのｎ個のサンプルホールド回路とがそれぞれ入力デジタル信号のサンプリングに同期しサンプル周期の１／ｎ（ただし、ｎは２以上の整数）の周期で順次切換えられて選択されていくので、それぞれのサンプルホールド回路の動作周波数は、サンプル周期の１／ｎに低減できる。
その結果、入力される電圧信号を増幅するサンプルホールド回路のアンプは、変換すべきデータのサンプルクロックの周期に対応するような高速動作を保証する必要がなくなり、１／ｎの動作で済むことから、そのアンプの動作電流を大きく設定しなくても済み、消費電力を低減でき、安価なアンプを採用することができる。
【図面の簡単な説明】
【図１】図１は、この発明を適用した一実施例のＤ／Ａコンバータのブロック図である。
【図２】図２は、その動作を説明するためのタイミングチャートである。
【図３】図３に従来の２ステップ・電圧ポテンション型Ｄ／Ａコンバータのブロック図である。
【符号の説明】
１，２，３，４…サンプル・ホールド回路、
５，６，７，８…切換回路、９…タイミング制御回路、
１０，２０…２ステップ・電圧ポテンション型Ｄ／Ａコンバータ
１１ａ、１１ｂ…選択側の端子、
１２，１３，１５…ボルテージフォロアのアンプ、
１４ａ、１４ｂ…アンプ出力側の端子、
１６…出力端子、１７…上位ビットＳＷ選択デコーダ、
１８…下位ビットＳＷ選択デコーダ。

Claims

粗い電圧値を発生する第１の基準抵抗群と前記電圧値を両端に受けてより細かい電圧値を発生する第２の基準抵抗群とを第１，第２のステップの順で選択してデジタル信号の値をアナログ値に変換するＤ／Ａコンバータにおいて、
前記デジタル値の上位ビット部分に応じて前記第１の基準抵抗群から選択された第１および第２の電圧値のいずれか一方を前記デジタル信号のサンプリングに同期しサンプル周期の１／ｎの周期で位相の異なるｎ個のサンプルパルスに応じて循環して順次サンプルする第１のｎ個（ただし、ｎは２以上の整数）のサンプルホールド回路と、
前記第１のｎ個のサンプルホールド回路のうち１つ前にサンプルされた前記一方の電圧値を前記サンプルされたときの前記サンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを前記第２の基準抵抗群の一方の端子に送出する第１の切換回路と、
前記第１および第２の電圧値のいずれか他方を前記ｎ個のサンプルパルスに応じて循環して順次サンプルする第２のｎ個のサンプルホールド回路と、
前記第２のｎ個のサンプルホールド回路のうち１つ前にサンプルされた前記他方の電圧値を前記サンプルされたときの前記サンプリングパルスの次に発生する位相の前記サンプリングパルスに応じて選択してそれを前記第２の基準抵抗群の他方の端子に送出する第２の切換回路と、
前記ｎ個のサンプルパルスを発生するタイミング制御回路とを備えることを特徴とするＤ／Ａコンバータ。
前記ｎは２であって、第１、第２、第３および第４のサンプルホールド回路の４個の前記サンプルホールド回路を有し、前記サンプルパルスは、実質的にデューティ比５０％の信号であり、前記タイミング制御回路は、前記サンプルパルスとして実質的に位相が１８０゜相違する第１および第２のサンプルパルスを発生し、前記第１および第３のサンプルホールド回路は、それぞれ入力側に前記第１のサンプルパルスを受けて動作するアナログスイッチを有し、前記第２および第４のサンプルホールド回路は、それぞれ入力側に前記第２のサンプルパルスを受けて動作するアナログスイッチを有し、前記第１の切換回路は、前記第１のサンプルホールド回路の出力側に挿入され前記第２のサンプルパルスを受けるアナログスイッチと前記第２のサンプルホールド回路の出力側に挿入され前記第１のサンプルパルスを受けるアナログスイッチとで構成され、前記第２の切換回路は、前記第３のサンプルホールド回路の出力側に挿入され前記第２のサンプルパルスを受けるアナログスイッチと前記第４のサンプルホールド回路の出力側に挿入され前記第１のサンプルパルスを受けるアナログスイッチとで構成されている請求項１記載のＤ／Ａコンバータ。