JPH06103025A - 高速論理ｌｓｉ - Google Patents
高速論理ｌｓｉInfo
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- JPH06103025A JPH06103025A JP4248472A JP24847292A JPH06103025A JP H06103025 A JPH06103025 A JP H06103025A JP 4248472 A JP4248472 A JP 4248472A JP 24847292 A JP24847292 A JP 24847292A JP H06103025 A JPH06103025 A JP H06103025A
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- parallel
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Abstract
(57)【要約】
【目的】 高速のシリアルデータと低速のパラレルデー
タの入出力が可能な高速論理ＬＳＩに関し、ビットシリ
アルで高速動作する論理処理部を備えたＬＳＩに低速パ
ラレルデータの入出力を可能とすることによって高速Ｌ
ＳＩの使用分野を広げて汎用化することを目的とする。 【構成】 周波数ｆの高速シリアルデータを論理処理し
て処理結果を高速シリアルデータで出力する論理処理部
１と、周波数がｆ／ｎでｎビット並列の低速パラレル入
力データを高速シリアルデータに変換するＰ／Ｓ変換部
３と、シリアル入力データと該Ｓ／Ｐ変換部３からのシ
リアルデータをモード切替信号に基づいて選択して該論
理処理部１に入力するセレクタ２と、該論理処理部１が
出力する高速シリアルデータを周波数ｆ／ｎでｎビット
並列の低速パラレル出力データに変換するＳ／Ｐ変換部
４とを同一ＬＳＩチップ上に設けて構成する。
タの入出力が可能な高速論理ＬＳＩに関し、ビットシリ
アルで高速動作する論理処理部を備えたＬＳＩに低速パ
ラレルデータの入出力を可能とすることによって高速Ｌ
ＳＩの使用分野を広げて汎用化することを目的とする。 【構成】 周波数ｆの高速シリアルデータを論理処理し
て処理結果を高速シリアルデータで出力する論理処理部
１と、周波数がｆ／ｎでｎビット並列の低速パラレル入
力データを高速シリアルデータに変換するＰ／Ｓ変換部
３と、シリアル入力データと該Ｓ／Ｐ変換部３からのシ
リアルデータをモード切替信号に基づいて選択して該論
理処理部１に入力するセレクタ２と、該論理処理部１が
出力する高速シリアルデータを周波数ｆ／ｎでｎビット
並列の低速パラレル出力データに変換するＳ／Ｐ変換部
４とを同一ＬＳＩチップ上に設けて構成する。
Description
【０００１】
【産業上の利用分野】本発明は、高速のシリアルデータ
と低速のパラレルデータの入出力が可能な高速論理ＬＳ
Ｉに関する。
と低速のパラレルデータの入出力が可能な高速論理ＬＳ
Ｉに関する。
【０００２】近年の通信装置の広帯域化に伴い、通信デ
ータを処理する半導体集積回路（以下ＬＳＩと称する）
も低速から高速まで広い範囲のデータを処理することが
必要となってきている。
ータを処理する半導体集積回路（以下ＬＳＩと称する）
も低速から高速まで広い範囲のデータを処理することが
必要となってきている。
【０００３】
【従来の技術】デジタル信号処理を行うＬＳＩは、トラ
ンジスタ素子を作成するテクノロジイにより最大動作速
度が異なる。そこで信号処理を行う論理回路やＤＳＰな
どの処理回路は、動作速度、消費電力、集積度等種々の
要因から最適なテクノロジイのもの、例えば、ＣＭＯ
Ｓ、ＢｉＣＭＯＳ、ＥＣＬ、ＴＴＬから適切なものを選
択してＬＳＩを構成させる。
ンジスタ素子を作成するテクノロジイにより最大動作速
度が異なる。そこで信号処理を行う論理回路やＤＳＰな
どの処理回路は、動作速度、消費電力、集積度等種々の
要因から最適なテクノロジイのもの、例えば、ＣＭＯ
Ｓ、ＢｉＣＭＯＳ、ＥＣＬ、ＴＴＬから適切なものを選
択してＬＳＩを構成させる。
【０００４】高速な信号に対してはＥＣＬ信号で処理で
きるＥＣＬデバイスやＢｉＣＭＯＳデバイスを用い、低
速の信号に対してはＣＭＯＳデバイスが使用されてい
る。一般的にＣＭＯＳデバイスは５０Ｍｂｐｓ以下で使
用され、ＥＣＬデバイスは５０Ｍｂｐｓ以上で使用され
る。
きるＥＣＬデバイスやＢｉＣＭＯＳデバイスを用い、低
速の信号に対してはＣＭＯＳデバイスが使用されてい
る。一般的にＣＭＯＳデバイスは５０Ｍｂｐｓ以下で使
用され、ＥＣＬデバイスは５０Ｍｂｐｓ以上で使用され
る。
【０００５】コストや消費電力の点からテクノロジとし
てＣＭＯＳトランジスタを用いて所定のビットレートの
信号を処理しようとすると、動作速度の制約からシリア
ル処理が不可能なので、パラレルデータに速度変換して
速度を落として低速データにしてからビット並列で処理
している。即ちシリアルデータを高速で処理する場合に
対して、シリアルデータをｎビットのパラレルデータに
変換したものを処理する場合には、動作クロックは１／
ｎとなり、最大動作速度が低いテクノロジイの素子で構
成できるからである。
てＣＭＯＳトランジスタを用いて所定のビットレートの
信号を処理しようとすると、動作速度の制約からシリア
ル処理が不可能なので、パラレルデータに速度変換して
速度を落として低速データにしてからビット並列で処理
している。即ちシリアルデータを高速で処理する場合に
対して、シリアルデータをｎビットのパラレルデータに
変換したものを処理する場合には、動作クロックは１／
ｎとなり、最大動作速度が低いテクノロジイの素子で構
成できるからである。
【０００６】
【発明が解決しようとする課題】ところで、ある処理を
低速パラレルデータで行うＣＭＯＳテクノロジイのＬＳ
Ｉと、別の処理を高速シリアルデータで行うＢｉＣＭＯ
ＳテクノロジイのＬＳＩとを組み合わせて装置を構成し
ようとする場合がある。従来技術では、このように異な
るテクノロジのＬＳＩ間でデータをやりとりする場合に
は、インタフエイスＬＳＩを介して、高速シリアルデー
タ⇔低速パラレルデータの速度変換を行う必要があり、
処理ＬＳＩの他に、インタフエイス用のＬＳＩを設ける
必要があり回路規模が大きくなる。
低速パラレルデータで行うＣＭＯＳテクノロジイのＬＳ
Ｉと、別の処理を高速シリアルデータで行うＢｉＣＭＯ
ＳテクノロジイのＬＳＩとを組み合わせて装置を構成し
ようとする場合がある。従来技術では、このように異な
るテクノロジのＬＳＩ間でデータをやりとりする場合に
は、インタフエイスＬＳＩを介して、高速シリアルデー
タ⇔低速パラレルデータの速度変換を行う必要があり、
処理ＬＳＩの他に、インタフエイス用のＬＳＩを設ける
必要があり回路規模が大きくなる。
【０００７】またインタフエイＬＳＩを用いない場合に
は、低速ＬＳＩからの低速パラレルデータの１ビット線
をシリアルデータ入出力線として用いて、高速ＬＳＩと
データのやりとりを行うようにし、高速ＬＳＩの動作速
度を低速ＬＳＩのクッロクに合わせるようにしていた。
この場合には、高速ＬＳＩの処理速度を殺して用いるこ
とになり、装置全体の処理速度が低下する。
は、低速ＬＳＩからの低速パラレルデータの１ビット線
をシリアルデータ入出力線として用いて、高速ＬＳＩと
データのやりとりを行うようにし、高速ＬＳＩの動作速
度を低速ＬＳＩのクッロクに合わせるようにしていた。
この場合には、高速ＬＳＩの処理速度を殺して用いるこ
とになり、装置全体の処理速度が低下する。
【０００８】以上の如く、従来の高速処理ＬＳＩを用い
て、テクノロジイが異なるＬＳＩ間でデータのやりとり
する場合には、最も動作速度が遅いＬＳＩに、全てのＬ
ＳＩの動作速度を合わせるか、高速ＬＳＩと低速ＬＳＩ
との間に専用のインタフエイスＬＳＩを入れて、高速シ
リアルデータ⇔低速パラレルデータの速度変換を行う必
要があった。
て、テクノロジイが異なるＬＳＩ間でデータのやりとり
する場合には、最も動作速度が遅いＬＳＩに、全てのＬ
ＳＩの動作速度を合わせるか、高速ＬＳＩと低速ＬＳＩ
との間に専用のインタフエイスＬＳＩを入れて、高速シ
リアルデータ⇔低速パラレルデータの速度変換を行う必
要があった。
【０００９】従って、従来の高速動作ＬＳＩは汎用性が
低いものとなってしまい、使用範囲が限定されるという
問題があった。本発明は上記問題点に鑑み創出されたも
ので、ビットシリアルで高速動作する信号処理部を備え
たＬＳＩに低速パラレルデータの入出力を可能とするこ
とによって、高速ＬＳＩの使用分野を広げて汎用化する
ことを目的とする。
低いものとなってしまい、使用範囲が限定されるという
問題があった。本発明は上記問題点に鑑み創出されたも
ので、ビットシリアルで高速動作する信号処理部を備え
たＬＳＩに低速パラレルデータの入出力を可能とするこ
とによって、高速ＬＳＩの使用分野を広げて汎用化する
ことを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の高速論理
ＬＳＩの原理構成図である。上記問題点は、図１に示す
ように、周波数ｆの高速シリアルデータを論理処理して
処理結果を高速シリアルデータで出力する論理処理部１
と、周波数がｆ／ｎでｎビット並列の低速パラレル入力
データを高速シリアルデータに変換するＰ／Ｓ変換部３
と、シリアル入力データと該Ｓ／Ｐ変換部３からのシリ
アルデータをモード切替信号に基づいて選択して該論理
処理部１に入力するセレクタ２と、該論理処理部１が出
力する高速シリアルデータを周波数ｆ／ｎでｎビット並
列の低速パラレル出力データに変換するＳ／Ｐ変換部４
と、を同一ＬＳＩチップ上に設け、高速シリアルデータ
と低速パラレルデータとが入出力できるようにしたこと
を特徴とする本発明の高速論理ＬＳＩにより解決され
る。
ＬＳＩの原理構成図である。上記問題点は、図１に示す
ように、周波数ｆの高速シリアルデータを論理処理して
処理結果を高速シリアルデータで出力する論理処理部１
と、周波数がｆ／ｎでｎビット並列の低速パラレル入力
データを高速シリアルデータに変換するＰ／Ｓ変換部３
と、シリアル入力データと該Ｓ／Ｐ変換部３からのシリ
アルデータをモード切替信号に基づいて選択して該論理
処理部１に入力するセレクタ２と、該論理処理部１が出
力する高速シリアルデータを周波数ｆ／ｎでｎビット並
列の低速パラレル出力データに変換するＳ／Ｐ変換部４
と、を同一ＬＳＩチップ上に設け、高速シリアルデータ
と低速パラレルデータとが入出力できるようにしたこと
を特徴とする本発明の高速論理ＬＳＩにより解決され
る。
【００１１】
【作用】同一ＬＳＩチップ上にパラレルシリアル変換部
と外部からのモード切替信号て選択できるセレクタとを
設けたので、シリアルデータを処理する論理処理部への
入力として、高速シリアルデータとＰ／Ｓ変換部でシリ
アルに変換したシリアルデータとの何れか一方を選択で
きる。また論理処理部が出力する高速シリアルデータを
チップ内部で低速パラレルデータに変換する部分を設け
たので、両方の出力が得られる。
と外部からのモード切替信号て選択できるセレクタとを
設けたので、シリアルデータを処理する論理処理部への
入力として、高速シリアルデータとＰ／Ｓ変換部でシリ
アルに変換したシリアルデータとの何れか一方を選択で
きる。また論理処理部が出力する高速シリアルデータを
チップ内部で低速パラレルデータに変換する部分を設け
たので、両方の出力が得られる。
【００１２】低速パラレルデータと高速シリアルデータ
の何れにも対処でき、信号処理ＬＳＩを汎用化して何れ
の方式にも共用できるので量産効果によりコストダウン
できる。また、従来の高速処理ＬＳＩを用いる際に必要
であったパラレルシリアル、シリアルパラレル変換用の
インタフエイスＬＳＩを使用せずに済むのでプリント板
上の実装面積が削減でき、装置を小型化できるという効
果もある。
の何れにも対処でき、信号処理ＬＳＩを汎用化して何れ
の方式にも共用できるので量産効果によりコストダウン
できる。また、従来の高速処理ＬＳＩを用いる際に必要
であったパラレルシリアル、シリアルパラレル変換用の
インタフエイスＬＳＩを使用せずに済むのでプリント板
上の実装面積が削減でき、装置を小型化できるという効
果もある。
【００１３】
【実施例】以下添付図面により本発明のを説明する。図
２は本発明の実施例の構成図、図３は入力信号のタイム
チャート、図４は出力信号のタイムチャートである。な
お全図を通じて同一符号は同一対象物を表す。
２は本発明の実施例の構成図、図３は入力信号のタイム
チャート、図４は出力信号のタイムチャートである。な
お全図を通じて同一符号は同一対象物を表す。
【００１４】図２の実施例は、低速パラレル入出力デー
タは、ビット速度ｆの高速シリアル入出力データの１／
３のビット速度を有する３ビットパラレルデータの場合
である。
タは、ビット速度ｆの高速シリアル入出力データの１／
３のビット速度を有する３ビットパラレルデータの場合
である。
【００１５】図２において、１は論理処理部、２はセレ
クタ、３はＰ／Ｓ変換部、４はＳ／Ｐ変換部であり、同
一ＬＳＩチップ上に構成されている。論理処理部１は、
高速シリアル入力データＩＤと、データの先頭ビットを
示す入力フレームパルスＩＦとが入力し、所定の論理処
理を行って結果の出力を、入力と同一速度の高速シリア
ル出力データＯＤと出力フレームパルスＯＦとで出力す
る。２のセレクタは、前段ＬＳＩからの高速シリアル入
力データＩＳＤおよび入力シリアルフレームパルスＩＳ
Ｆと、Ｐ／Ｓ変換部３からの高速シリアルデータＩＳ
Ｄ' および入力タイミング生成部からのシリアルフレー
ムパルスＩＳＦ'とが入力し、モード切替信号ＳＥＬに
従って何れか一方を選択出力する。
クタ、３はＰ／Ｓ変換部、４はＳ／Ｐ変換部であり、同
一ＬＳＩチップ上に構成されている。論理処理部１は、
高速シリアル入力データＩＤと、データの先頭ビットを
示す入力フレームパルスＩＦとが入力し、所定の論理処
理を行って結果の出力を、入力と同一速度の高速シリア
ル出力データＯＤと出力フレームパルスＯＦとで出力す
る。２のセレクタは、前段ＬＳＩからの高速シリアル入
力データＩＳＤおよび入力シリアルフレームパルスＩＳ
Ｆと、Ｐ／Ｓ変換部３からの高速シリアルデータＩＳ
Ｄ' および入力タイミング生成部からのシリアルフレー
ムパルスＩＳＦ'とが入力し、モード切替信号ＳＥＬに
従って何れか一方を選択出力する。
【００１６】Ｐ／Ｓ変換部３は、前段ＬＳＩから入力す
るビットレートｆ／３のパラレル低速データを、ビット
レートｆのシリアル高速データに変換するもので、パラ
レル・シリアル変換回路31と入力タイミング生成部32と
からなる。パラレル・シリアル変換回路31は、３つのＤ
−ＦＦからなる３ビットのシフトレジスタと二つのセレ
クタからなり、入力するビットレートｆ／３のＩＤ０〜
ＩＤ２の３ビットのパラレルデータをＤ−ＦＦでラッチ
したあと、順次シフトしてビットレートｆのシリアルデ
ータに変換して出力する。入力タイミング生成部32は複
数のカウンタ等からなり、周波数ｆの高速クロックCLK
とパルス幅が３クロック周期の入力パラレルフレームパ
ルスＩＰＦとから、シリアルデータの先頭ビットを示す
パルス幅が１クロック周期のシリアルフレームパルスＩ
ＳＦ' を作成するとともに、パラレル・シリアル変換回
路31を制御するためのタイミング信号を出力する。
るビットレートｆ／３のパラレル低速データを、ビット
レートｆのシリアル高速データに変換するもので、パラ
レル・シリアル変換回路31と入力タイミング生成部32と
からなる。パラレル・シリアル変換回路31は、３つのＤ
−ＦＦからなる３ビットのシフトレジスタと二つのセレ
クタからなり、入力するビットレートｆ／３のＩＤ０〜
ＩＤ２の３ビットのパラレルデータをＤ−ＦＦでラッチ
したあと、順次シフトしてビットレートｆのシリアルデ
ータに変換して出力する。入力タイミング生成部32は複
数のカウンタ等からなり、周波数ｆの高速クロックCLK
とパルス幅が３クロック周期の入力パラレルフレームパ
ルスＩＰＦとから、シリアルデータの先頭ビットを示す
パルス幅が１クロック周期のシリアルフレームパルスＩ
ＳＦ' を作成するとともに、パラレル・シリアル変換回
路31を制御するためのタイミング信号を出力する。
【００１７】Ｓ／Ｐ変換部４は、論理処理部１からの処
理結果の高速シリアル出力データＯＤ（ビットレート
ｆ）と、出力フレームパルスＯＦとが入力し、ＯＤ１〜
ＯＤ３の３ビットパラレル、ビットレートｆ／３のパラ
レル低速出力データとパラレルデータの先頭ビットを示
す出力パラレルフレームパルスＯＰＦおよびビットレー
トに対応したｆ／３の出力クロックＯＰＣＫを生成する
もので、シリアル・パラレル変換回路41と出力タイミン
グ生成部42とからなる。
理結果の高速シリアル出力データＯＤ（ビットレート
ｆ）と、出力フレームパルスＯＦとが入力し、ＯＤ１〜
ＯＤ３の３ビットパラレル、ビットレートｆ／３のパラ
レル低速出力データとパラレルデータの先頭ビットを示
す出力パラレルフレームパルスＯＰＦおよびビットレー
トに対応したｆ／３の出力クロックＯＰＣＫを生成する
もので、シリアル・パラレル変換回路41と出力タイミン
グ生成部42とからなる。
【００１８】シリアル・パラレル変換回路41は、順次従
属に接続されシリアルデータ入力を３ビットからなるパ
ラレルデータに変換して出力する３つのＤ−ＦＦからな
るシフトレジスタ41a と、パラレルデータラッチ部41b
とからなる。パラレルデータラッチ部41ｂは、該３ビッ
トの並列データにそれぞれ対応する３つのセレクタ、セ
レクタの出力を保持する３つのＤ−ＦＦとからなり、前
記シフトレジスタ41aの３ビットの出力をそれぞれＤ−
ＦＦに入力したのち該Ｄ−ＦＦの出力をそれぞれの入力
に帰還することによって、該Ｄ−ＦＦの出力から３ビッ
トの並列データＯＤ０〜２を３ビット期間ずつ出力す
る。
属に接続されシリアルデータ入力を３ビットからなるパ
ラレルデータに変換して出力する３つのＤ−ＦＦからな
るシフトレジスタ41a と、パラレルデータラッチ部41b
とからなる。パラレルデータラッチ部41ｂは、該３ビッ
トの並列データにそれぞれ対応する３つのセレクタ、セ
レクタの出力を保持する３つのＤ−ＦＦとからなり、前
記シフトレジスタ41aの３ビットの出力をそれぞれＤ−
ＦＦに入力したのち該Ｄ−ＦＦの出力をそれぞれの入力
に帰還することによって、該Ｄ−ＦＦの出力から３ビッ
トの並列データＯＤ０〜２を３ビット期間ずつ出力す
る。
【００１９】出力タイミング生成部42は、複数のカウン
タ等からなり、周波数ｆの高速クロックCLK と出力フレ
ームパルスOFとが入力し、低速パラレル出力データＯＤ
１〜ＯＤ３のビットに同期したパラレル出力クロックＯ
ＰＣＫと、パラレル出力データの先頭を示す出力パラレ
ルフレームパルスＯＰＦとを作成するともに、シリアル
・パラレル変換回路41を制御するためのタイミング信号
を出力する。
タ等からなり、周波数ｆの高速クロックCLK と出力フレ
ームパルスOFとが入力し、低速パラレル出力データＯＤ
１〜ＯＤ３のビットに同期したパラレル出力クロックＯ
ＰＣＫと、パラレル出力データの先頭を示す出力パラレ
ルフレームパルスＯＰＦとを作成するともに、シリアル
・パラレル変換回路41を制御するためのタイミング信号
を出力する。
【００２０】次に図３、図４をともに用いて、上記実施
例の構成を有する高速論理ＬＳＩが送受できる入出力信
号を説明する。図３は入力信号についての説明図であ
る。 前段が高速動作ＬＳＩの場合。（図３（ａ）） モード切替信号ＳＥＬの"H" に設定する。セレクタ２は
外部高速シリアル入力ＩＳＤを選択するように制御され
る。前段のＬＳＩからの、高速シリアル入力データＩＳ
ＤとそのフレームパルスＩＳＦとがセレクタによって選
択され、図３（ｃ）の如く、そのまま直接に論理処理回
路１のデータ入力ＩＤとフレームパルス入力ＩＦに入力
して高速シリアル処理が行われる。 前段が低速動作ＬＳＩの場合。（図３(b)) 前段のＬＳＩは、高速クロックＣＬＫを１／３分周した
パラレルクロックＩＰＣＫで動作しているので、このク
ロックＩＰＣＫに同期してパラレルデータＩＤ０〜ＩＤ
２とフレームパルスＩＰＦとが入力する。モード選択信
号ＳＥＬを"L"に設定すると、セレクタ２はＰ／Ｓ変換
部からのシリアルデータとフレームパルスを選択出力す
るよう制御される。Ｐ／Ｓ変換部３は、３ビット並列の
入力パラレルデータを３ビット期間遅れたシリアルデー
タ変換し、フレームパルスＩＰＦから、シリアルデータ
のフレームの先頭を示す１ビット幅のフレームパルスＩ
Ｆを作成する。こらの信号は、セレクタ２を介して、図
３（ｃ）の如く論理処理部１へ入力し、高速シリアル処
理がなされる。
例の構成を有する高速論理ＬＳＩが送受できる入出力信
号を説明する。図３は入力信号についての説明図であ
る。 前段が高速動作ＬＳＩの場合。（図３（ａ）） モード切替信号ＳＥＬの"H" に設定する。セレクタ２は
外部高速シリアル入力ＩＳＤを選択するように制御され
る。前段のＬＳＩからの、高速シリアル入力データＩＳ
ＤとそのフレームパルスＩＳＦとがセレクタによって選
択され、図３（ｃ）の如く、そのまま直接に論理処理回
路１のデータ入力ＩＤとフレームパルス入力ＩＦに入力
して高速シリアル処理が行われる。 前段が低速動作ＬＳＩの場合。（図３(b)) 前段のＬＳＩは、高速クロックＣＬＫを１／３分周した
パラレルクロックＩＰＣＫで動作しているので、このク
ロックＩＰＣＫに同期してパラレルデータＩＤ０〜ＩＤ
２とフレームパルスＩＰＦとが入力する。モード選択信
号ＳＥＬを"L"に設定すると、セレクタ２はＰ／Ｓ変換
部からのシリアルデータとフレームパルスを選択出力す
るよう制御される。Ｐ／Ｓ変換部３は、３ビット並列の
入力パラレルデータを３ビット期間遅れたシリアルデー
タ変換し、フレームパルスＩＰＦから、シリアルデータ
のフレームの先頭を示す１ビット幅のフレームパルスＩ
Ｆを作成する。こらの信号は、セレクタ２を介して、図
３（ｃ）の如く論理処理部１へ入力し、高速シリアル処
理がなされる。
【００２１】図４は出力信号についての説明図である。
出力側は、モード切替信号の如何にかかわらず、高速シ
リアルデータと低速パラレルデータをそれぞれの出力端
子から常時出力するように構成されているので、後段の
ＬＳＩの動作速度に応じて、出力端子を選択して接続す
ればよい。
出力側は、モード切替信号の如何にかかわらず、高速シ
リアルデータと低速パラレルデータをそれぞれの出力端
子から常時出力するように構成されているので、後段の
ＬＳＩの動作速度に応じて、出力端子を選択して接続す
ればよい。
【００２２】論理処理部１は、図４(a) の如く、高速シ
リアルデータＯＤと出力フレームパルスＯＦを出力して
いる。高速動作ＬＳＩ用の高速シリアル出力ＯＳＤとフ
レームパルスＯＳＦとは、図４（ｂ）の如く、論理処理
部１のシリアル出力ＯＤとフレームパルスＯＦとがその
まま出力される。
リアルデータＯＤと出力フレームパルスＯＦを出力して
いる。高速動作ＬＳＩ用の高速シリアル出力ＯＳＤとフ
レームパルスＯＳＦとは、図４（ｂ）の如く、論理処理
部１のシリアル出力ＯＤとフレームパルスＯＦとがその
まま出力される。
【００２３】低速動作ＬＳＩ用のパラレル出力として
は、図４(c) の如く、論理処理部のシリアル出力ＯＤと
フレームパルスＯＦとが、Ｓ／Ｐ変換部４により３ビッ
ト並列の低速パラレル出力データＯＤ０〜ＯＤ２に変換
されたものと、３クロック周期のパラレルクロックＯＰ
ＣＫと、パラレルデータのフレームの先頭を示すパラレ
ル出力フレームパルスＯＰＦとが、外部に出力される。
は、図４(c) の如く、論理処理部のシリアル出力ＯＤと
フレームパルスＯＦとが、Ｓ／Ｐ変換部４により３ビッ
ト並列の低速パラレル出力データＯＤ０〜ＯＤ２に変換
されたものと、３クロック周期のパラレルクロックＯＰ
ＣＫと、パラレルデータのフレームの先頭を示すパラレ
ル出力フレームパルスＯＰＦとが、外部に出力される。
【００２４】
【発明の効果】以上説明したように、本発明の高速論理
ＬＳＩによれば、同一チップ内にシリアル⇔パラレル変
換部を内蔵しモード切替信号で入力信号のモードを切替
え、また出力は両モードの信号が得られるように構成さ
れているので、パラレル入出力データを処理する低速動
作ＬＳＩを前段や後段に直接接続することが可能とな
り、インタフエイスＬＳＩを必要としないので、ＬＳＩ
の汎用性が向上し、利用分野が広がるという効果があ
る。
ＬＳＩによれば、同一チップ内にシリアル⇔パラレル変
換部を内蔵しモード切替信号で入力信号のモードを切替
え、また出力は両モードの信号が得られるように構成さ
れているので、パラレル入出力データを処理する低速動
作ＬＳＩを前段や後段に直接接続することが可能とな
り、インタフエイスＬＳＩを必要としないので、ＬＳＩ
の汎用性が向上し、利用分野が広がるという効果があ
る。
【図１】 本発明の高速論理ＬＳＩの原理構成図
【図２】 本発明の実施例の構成図
【図３】 入力信号のタイムチャート
【図４】 出力信号のタイムチャート
１…論理処理部、２…セレクタ、３…Ｐ／Ｓ変換部、31
…シリアル・パラレル変換回路、32…入力タイミング生
成部、４…Ｓ／Ｐ変換部、41…シリアル・パラレル変換
回路、41a …シフトレジスタ、41b …パラレルデータラ
ッチ部
…シリアル・パラレル変換回路、32…入力タイミング生
成部、４…Ｓ／Ｐ変換部、41…シリアル・パラレル変換
回路、41a …シフトレジスタ、41b …パラレルデータラ
ッチ部
Claims (1)
- 【請求項１】 周波数ｆの高速シリアルデータを論理処
理して処理結果を高速シリアルデータで出力する論理処
理部(1) と、 周波数がｆ／ｎでｎビット並列の低速パラレル入力デー
タを高速シリアルデータに変換するＰ／Ｓ変換部(3) と
シリアル入力データと該Ｓ／Ｐ変換部(3) からのシリア
ルデータをモード切替信号に基づいて選択して該論理処
理部(1) に入力するセレクタ(2) と、 該論理処理部(1) が出力する高速シリアルデータを周波
数ｆ／ｎでｎビット並列の低速パラレル出力データに変
換するＳ／Ｐ変換部(4) と、を同一ＬＳＩチップ上に設
け、高速シリアルデータと低速パラレルデータとが入出
力できるようにしたことを特徴とする高速論理ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248472A JPH06103025A (ja) | 1992-09-18 | 1992-09-18 | 高速論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4248472A JPH06103025A (ja) | 1992-09-18 | 1992-09-18 | 高速論理ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103025A true JPH06103025A (ja) | 1994-04-15 |
Family
ID=17178661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4248472A Withdrawn JPH06103025A (ja) | 1992-09-18 | 1992-09-18 | 高速論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103025A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09259115A (ja) * | 1995-11-01 | 1997-10-03 | Korea Telecommun | ビット−シリアルマトリックス転置のための超大規模集積回路 |
| US6950889B2 (en) * | 2000-10-31 | 2005-09-27 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| US7657676B2 (en) | 2004-08-04 | 2010-02-02 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
-
1992
- 1992-09-18 JP JP4248472A patent/JPH06103025A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09259115A (ja) * | 1995-11-01 | 1997-10-03 | Korea Telecommun | ビット−シリアルマトリックス転置のための超大規模集積回路 |
| US6950889B2 (en) * | 2000-10-31 | 2005-09-27 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| US7047332B2 (en) | 2000-10-31 | 2006-05-16 | Seiko Epson Corporation | Data transfer control device and electronic instrument |
| US7657676B2 (en) | 2004-08-04 | 2010-02-02 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
| US7757022B2 (en) | 2004-08-04 | 2010-07-13 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
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