JP2000286695A

JP2000286695A - 分周回路およびこれを用いた直並列変換回路並びにシリアルデータ送受信回路

Info

Publication number: JP2000286695A
Application number: JP11091307A
Authority: JP
Inventors: Hiroshi Suzuki; 浩鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-03-31
Filing date: 1999-03-31
Publication date: 2000-10-13

Abstract

(57)【要約】【課題】基準クロックを２のｎ乗でない整数分の１に
分周するのに好適な分周回路であって、１ＧＨｚ以上の
高速動作が可能でしかも消費電流の少ない分周回路を提
供する。【解決手段】先ず基準クロックを２分周回路により一
旦１／２に分周してから、（ｎ−１）個のフリップフロ
ップと論理ゲートとが交互に配置されて縦続形態に接続
されかつ上記論理ゲートの出力とリセット信号とを入力
とする多入力論理理ゲートの出力が初段のフリップフロ
ップの入力端子に帰還されるように構成された分周回路
によりさらに１／ｎに分周して出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路技
術さらにはクロック信号の分周回路に適用して有効な技
術に関し、例えばシリアル通信のインタフェースに使用
される直並列変換回路におけるタイミング信号形成用分
周回路に利用して有効な技術に関する。

【０００２】

【従来の技術】従来よりクロック同期型のシステムにお
いては、基準クロックより所望の周波数のクロックを得
るため分周回路が広く利用されている。従来の一般的な
分周回路は基準クロックの周波数を２のｎ乗分の１に分
周する方式が一般的であった。一方、例えばシリアル通
信のインタフェースに使用される直並列変換回路などに
おいては、１０ビットの単位でシリアルデータをパラレ
ルデータに変換するため、データの変換タイミングを与
える同期信号をクロック信号から形成するため１／１０
分周のような２のｎ乗でない分周回路が必要とされるこ
とがある。本発明者は、１／１０分周を行なう回路とし
て、図６に示すような回路を思いついた。

【０００３】図６の分周回路は、各々基準クロックＣＫ
に同期してラッチ動作を行なう９個のＤ型フリップフロ
ップＦ／Ｆ−１〜Ｆ／Ｆ−９を縦続形態に設けて分周を
行ない、各フリップフロップの出力側にリセット信号で
制御されるＮＡＮＤゲートＧ１〜Ｇ９を設けて次段のフ
リップフロップに入力させるとともに、これらのＮＡＮ
ＤゲートＧ１〜Ｇ９の出力とリセット信号の論理積をと
る１０入力ＮＡＮＤゲートＧ０を設けて、この１０入力
ＮＡＮＤゲートＧ０の出力を初段のフリップフロップＦ
／Ｆ−１のデータ入力端子に帰還させ、この初段フリッ
プフロップＦ／Ｆ−１の出力信号を分周クロックＢＣＫ
として出力することで基準クロックＣＫを１／１０に分
周するというものである。

【０００４】

【発明が解決しようとする課題】図６に示されている分
周回路は、図７に示すように、リセット信号ＲＥＳＥＴ
の解除により分周動作を開始し、基準クロックＣＫを１
／１０に分周した出力クロックＢＣＫが得られる。ま
た、受信シリアルデータ信号を基準クロックに同期して
取り込むフリップフロップの出力をリセット信号とする
ことによって、分周回路を受信データに同期させること
ができる。

【０００５】しかしながら、図６に示されているよう
に、初段フリップフロップＦ／Ｆ１に帰還する信号を形
成するためにＮＡＮＤゲートＧ１〜Ｇ９の出力とリセッ
ト信号の論理積をとる１０入力ＮＡＮＤゲートＧ０が設
けられており、この１０入力ＮＡＮＤゲートはＣＭＯＳ
回路では、一般に、電源電圧と出力ノード間に接続され
た１０個の並列形態のｐチャネルＭＯＳＦＥＴと、出力
ノードと接地間に接続された１０個の直列形態のｎチャ
ネルＭＯＳＦＥＴとにより構成される。

【０００６】そのため、１０個のｎチャネルＭＯＳＦＥ
Ｔがすべてオン状態にされて出力がロウレベルに変化す
る際の抵抗値が大きくなり、図７に符号Ａ，Ｂで示され
ているように、ＮＡＮＤゲートＧ０の出力Ｖ０の変化が
遅くなる。その結果、基準クロックの周波数が非常に高
い場合には、この多入力ＮＡＮＤゲートの部分がネック
になって正確な分周を行なうことができないという不具
合があることが明らかになった。

【０００７】この発明の目的は、基準クロックを２のｎ
乗でない整数分の１に分周するのに好適な分周回路を提
供することにある。

【０００８】この発明の他の目的は、高速動作が可能で
しかも消費電流の少ない分周回路を提供することにあ
る。

【０００９】この発明の他の目的は、ファイバチャネル
の規格に準拠したシリアル通信に好適な直並列変換回路
並びにシリアルデータ送受信回路を提供することにあ
る。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、基準クロックを１／２ｎ（ｎは
奇数）に分周した分周クロックを得る分周回路を構成す
る場合に、先ず基準クロックを２分周回路により一旦１
／２に分周してから、（ｎ−１）個のフリップフロップ
と論理ゲートとが交互に配置されて縦続形態に接続され
かつ上記論理ゲートの出力とリセット信号とを入力とす
る多入力論理理ゲートの出力が初段のフリップフロップ
の入力端子に帰還されるように構成された分周回路によ
りさらに１／ｎに分周して出力するようにしたものであ
る。

【００１３】上記した手段によれば、１ＧＨｚ以上の基
準クロックを１／１０に分周したクロック信号を形成す
る高速動作が可能で、しかも占有面積が小さく消費電流
の少ない分周回路が得られる。なお、本発明は、１０分
周に限定されるものでなく、クロックを２のｎ乗でない
整数（特に３以上の奇数の２倍の整数）分の１に分周す
る場合に適用できる。

【００１４】また、入力されたシリアルデータが順繰り
に取り込まれる一組のシフトレジスタと、これらのシフ
トレジスタのいずれに最初のビットが取り込まれたか判
定する判定回路と、該判定回路の出力信号に基づいて上
記シフトレジスタの保持データを選択的に伝達可能なセ
レクタ回路と、該セレクタ回路により選択されたデータ
を取り込むデータレジスタとを設け、入力されたシリア
ルデータを上記一対のシフトレジスタに交互に取り込ん
で上記セレクタ回路で適宜選択して上記データレジスタ
へ供給することでパラレルデータに変換するように構成
された直並列変換回路において、上記分周回路は上記入
力シリアルデータより抽出されたクロックを分周して、
上記データレジスタへのデータ取込みタイミングを与え
る信号を形成するように構成した。これにより、消費電
流が少なくかつ高速で直並列変換動作が可能な直並列変
換回路を得ることができる。

【００１５】さらに、上記直並列変換回路を、受信した
シリアルデータをパラレルデータに変換する直並列変換
回路として用いるとともに、送信するパラレルデータを
シリアルデータに変換する並直列変換回路と、該並直列
変換回路に用いられる送信用クロック信号を形成する第
１クロック形成回路と、受信シリアルデータに同期した
受信用クロック信号を形成する第２のクロック形成回路
と設け、該第２クロック形成回路で形成されたクロック
信号に基づいて上記直並列変換回路を動作させるように
構成する。これにより、ビットレートの高いシリアル通
信が可能なシリアルデータ送受信回路を得ることができ
る。

【００１６】さらに、上記第２クロック形成回路は、上
記第１クロック形成回路で形成された送信用クロック信
号に基づいて受信シリアルデータに同期した受信用クロ
ックを形成するように構成した。これにより、送信側の
並直列変換回路の動作クロック信号の周波数と、受信側
の直並列変換回路の動作クロック信号の周波数を完全に
一致させることができ、信頼性の高いシリアルデータ送
受信回路を得ることができる。

【００１７】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１８】図１には、基準クロックＣＫの周波数を１
０分の１に分周する１０分周回路の一実施例が示されて
いる。

【００１９】この実施例回路における１０分周回路は、
基準クロックＣＫを２分周する２分周器ＤＶＤ１と、２
分周されたクロックを５分周する５分周器ＤＶＤ２とか
ら構成されている。このうち、２分周器ＤＶＤ１は、ク
ロック端子に基準クロックＣＫが入力されたＤ型フリッ
プフロップＦ／Ｆ−５と、該Ｆ／Ｆ−５の出力Ｑ（Ｖ
５）を反転するインバータＩＮＶ５とからなり、このイ
ンバータＩＮＶ５の出力をフリップフロップＦ／Ｆ−５
のデータ入力端子に帰還させることで基準クロックＣＫ
を２分周するように構成されている。

【００２０】一方、上記５分周器ＤＶＤ２は、上記フリ
ップフロップＦ／Ｆ−５の出力Ｑ（Ｖ５）が各々クロッ
ク端子に入力され、フリップフロップＦ／Ｆ−５の出力
Ｑ（Ｖ５）の立ち上がりに同期してデータ端子に入力さ
れているデータ信号のラッチ動作を行なう４個のＤ型フ
リップフロップＦ／Ｆ-１〜Ｆ／Ｆ-４が縦続形態に設け
られ、各フリップフロップＦ／Ｆ-ｉ（ｉ＝１，２，
３）の出力端子と次段のフリップフロップＦ／Ｆ-(i+1)
のデータ端子との間には、前段フリップフロップＦ／Ｆ
-ｉの出力信号とリセット信号RESETとを入力信号とする
ＮＡＮＤゲートＧｉと該ＮＡＮＤゲートＧｉの出力信号
を入力信号とするインバータＩＮＶｉがそれぞれ設けら
れている。

【００２１】また、上記フリップフロップのうちＦ／Ｆ
-４の出力端子には、該フリップフロップＦ／Ｆ-４の出
力信号とリセット信号RESETとを入力信号とするＮＡＮ
ＤゲートＧ４が接続され、このＮＡＮＤゲートＧ４と上
記ＮＡＮＤゲートＧ１，Ｇ２，Ｇ３の出力信号が４入力
ＮＡＮＤゲートＧ５に入力され、その出力信号Ｖ０が初
段のフリップフロップＦ／Ｆ-１のデータ端子に帰還入
力されている。初段フリップフロップＦ／Ｆ-１の出力
信号はインバータＩＮＶ０を介してＮＡＮＤゲートＧ１
に入力されている。

【００２２】次に、この実施例の１０分周回路の動作を
図２のタイミングチャートを用いて説明する。

【００２３】この実施例の回路においては、リセット信
号RESETがロウレベルに変化する（タイミングｔ1）で、
後段の５分周器ＤＶＤ２のＮＡＮＤゲートＧ１〜Ｇ４の
出力がハイレベルにされ、それらの出力信号を入力とす
る４入力ＮＡＮＤゲートＧ５の出力Ｖ０がロウレベルに
変化して５分周器ＤＶＤ２にリセットがかかる。前段の
２分周器ＤＶＤ１はリセット信号に関わらず動作する。

【００２４】次に、リセット信号RESETがハイレベルに
変化するのに応じてＮＡＮＤゲートＧ１〜Ｇ４が能動化
にされ、５分周器ＤＶＤ２のリセットが解除されこれに
よりフリップフロップＦ／Ｆ-１〜Ｆ／Ｆ-４が分周動作
を開始する。そして、リセット信号RESETがハイレベル
に変化した後、最初に２分周器の出力信号Ｖ５がハイレ
ベルに変化するタイミングｔ２で、フリップフロップＦ
／Ｆ−１がＮＡＮＤゲートＧ５の出力Ｖ０（ロウレベ
ル）を取り込んでＮＡＮＤゲートＧ１の出力Ｖ１がロウ
レベルに変化する。

【００２５】続いて、次に２分周器ＤＶＤ１の出力信号
Ｖ５がハイレベルに変化するタイミングｔ３で、フリッ
プフロップＦ／Ｆ−１がＮＡＮＤゲートＧ５の出力Ｖ０
（ハイレベル）を取り込んでＮＡＮＤゲートＧ１の出力
Ｖ１がハイレベルに変化する。そして、このＶ１のハイ
レベルへの変化に応じて次段のＮＡＮＤゲートＧ２の出
力Ｖ２がロウレベルへ変化する。以後、上記動作を繰り
返すことで負のパルスがＮＡＮＤゲートＧ３，Ｇ４と伝
わり、再び最終段のＮＡＮＤゲートＧ５の出力がロウレ
ベルに変化する。その結果、基準クロックＣＫを１／１
０に分周したクロックＢＣＫがフリップフロップＦ／Ｆ
-１より得られる。クロックＢＣＫは他のフリップフロ
ップＦ／Ｆ−２〜Ｆ／Ｆ−４から取り出すことも可能で
あるが、初段のフリップフロップＦ／Ｆ−１の出力が最
も早いのでこれを出力クロックＢＣＫとするのが望まし
い。

【００２６】図３には、シリアルデータをパラレルデー
タに変換する直並列変換回路において、シリアルデータ
に同期したクロックＳＣＫを分周してシフトレジスタに
取り込まれたシリアルデータをパラレルデータに変換し
て出力するタイミングを与えるクロックおよびバイトア
ライン用クロックＲＢＣを形成する回路に前記実施例の
１０分周回路を使用した実施例が、また図４にはその動
作タイミングが示されている。

【００２７】図３の直並列変換回路は１０ビットの入力
シリアルデータをパラレルデータに変換して出力するも
のであるが、この実施例では偶数ビットと奇数ビットを
それぞれ取り込むすなわちシリアルデータの各ビットを
交互に取り込むために一対のシフトレジスタＳＦＲＡ，
ＳＦＲＢを設けるとともに、同期クロックＳＣＫの周波
数を先ず２分の1に分周して互いに位相が１８０°ずれ
たシフト用クロックＯＤＣＫ，ＥＶＣＫを形成する2分
周器ＤＶＤ１と、その分周されたクロックＥＶＣＫをさ
らに５分の１に分周する５分周器ＤＶＤ２と、５分周さ
れたクロックをさらに２分周してバイトアライン用クロ
ックＲＢＣを形成する２分周器ＤＶＤ３とを設けた回路
として構成されている。2分周器ＤＶＤ１と５分周器Ｄ
ＶＤ２が図１に示されている１０分周回路である。

【００２８】上記のようにシリアルデータの偶数ビット
と奇数ビットを別々に取り込むシフトレジスタＳＦＲ
Ａ，ＳＦＲＢを設けることにより、データ転送速度が１
０６２．５ＭＨｚのような高い周波数であっても各シフ
トレジスタは１／２の速度でデータを取り込めばよいの
で、内部回路の設計が容易となる。

【００２９】なお、１０ビットのデータを直並列変換す
るのは、非同期方式のデータ転送において、マイクロコ
ンピュータなどでデータの処理単位とされる１バイト
（８ビット）のデータに例えばスタートビットやストッ
プビットなどを付加して１０ビットのコードに変換（８
ｂ／１０ｂ変換）して送信するプロトコルに対応するた
めである。また、この実施例の直並列変換回路に供給さ
れる同期クロックＳＣＫは、例えば図示しないＰＬＬ回
路において、受信シリアルデータから抽出されたクロッ
クである。

【００３０】この実施例では偶数ビットと奇数ビットを
それぞれ取り込むすなわちシリアルデータの各ビットを
交互に取り込む一対のシフトレジスタＳＦＲＡ，ＳＦＲ
Ｂを設けたことに応じて、先頭ビットがいずれのシフト
レジスタに取り込まれたか判定するとともに入力データ
が所定のコードからなるヘッダであるか否かを判定する
ために、シフトレジスタＳＦＲＡへの入力データとシフ
トレジスタＳＦＲＢの保持データとを比較するＣＯＭＭ
Ａ検出回路ＣＯＭ-Ｘと、シフトレジスタＳＦＲＡの保
持データとシフトレジスタＳＦＲＢへの入力データとを
比較するＣＯＭＭＡ検出回路ＣＯＭ-Ｙとが設けられて
いる。そして、これらの回路における検出信号をＯＲゲ
ートＧ１０で論理和した信号が、バイトアライン用クロ
ックＲＢＣを形成する回路ＣＫＧを構成するフリップフ
ロップＦ／Ｆ−６にデータ入力信号ＴＤとして供給さ
れ、このフリップフロップＦ／Ｆ−６の出力が前記５分
周器ＤＶＤ２にリセット信号RESETとして供給されるよ
うに構成されている。

【００３１】また、これらのＣＯＭＭＡ検出回路ＣＯＭ
-ＸとＣＯＭ-Ｙの出力信号によってセットまたはリセッ
ト状態にされるセット／リセット・フリップフロップＲ
Ｓ−Ｆ／Ｆと、このフリップフロップの出力状態すなわ
ちＣＯＭＭＡ検出回路ＣＯＭ-ＸとＣＯＭ-Ｙの検出結果
に基づいてシフトレジスタＳＦＲＡ，ＳＦＲＢに保持さ
れているデータを適宜選択して入力シリアルデータＳＤ
Ｔの各ビットを正しい順序に並べた信号として最終段の
データレジスタＲＥＧに供給するセレクタ回路ＳＥＬと
が設けられている。

【００３２】この実施例のシフトレジスタＳＦＲＡ，Ｓ
ＦＲＢは、両方で１０ビットのシリアルデータを取り込
むので原理的には各々５段構成でよいはずであるが、そ
れぞれ８段で構成されている。これは、ＣＯＭＭＡ検出
回路ＣＯＭ-ＸとＣＯＭ-Ｙが受信データの先頭ビットが
いずれのシフトレジスタに取り込まれたか判定するのに
要する時間を考慮したもので、これによって、シフトレ
ジスタＳＦＲＡ，ＳＦＲＢに取り込んだ１０ビットのデ
ータを出力して直並列変換している間に次の１０ビット
のデータを取り込むことができるようにもされている。

【００３３】上記セット／リセット・フリップフロップ
ＲＳ−Ｆ／Ｆに入力されている信号ＲＳＤは、上記セレ
クタ回路ＳＥＬの機能を有効にするか否かを示す制御信
号で、通常はハイレベルに固定される。さらに、この実
施例の回路には、電源投入時に分周回路にリセットをか
けるためのパワーオンリセット制御回路ＰＷＣが設けら
れている。このパワーオンリセット制御回路ＰＷＣに
は、電源投入時に上位レイヤから供給されるリセット信
号ＰＷＲＳが入力される。

【００３４】なお、図３において符号ＣＫＧで囲まれて
いる部分は、上記２分周器ＤＶＤ１の分周出力と上記デ
ータ入力信号ＤＴとデータ検出信号ＣＯＭＤＥＴを形成
するとともに、２分周器ＤＶＤ１の分周出力に基づいて
ファイバチャネルの規格ＦＣ-ＰＨＲｅｖ4.3 ＦＣ-0で
規定されているデューティ５０％のバイトアライン用ク
ロック信号ＲＢＣを形成する信号形成回路である。

【００３５】すなわち、この実施例の信号形成回路ＣＫ
Ｇは、上記５分周器ＤＶＤ２と、データ入力信号ＤＴを
上記２分周器ＤＶＤ１の出力クロックＥＶＣＫに同期し
て取り込むデータラッチ用フリップフロップＦ／Ｆ−６
と、このフリップフロップＦ／Ｆ−６の出力信号を２分
周器ＤＶＤ１の出力クロックＥＶＣＫに同期して取り込
むフリップフロップＦ／Ｆ−７と、５分周器ＤＶＤ２の
出力を２分周器ＤＶＤ１の出力クロックＯＤＣＫに同期
して取り込むフリップフロップＦ／Ｆ−８と、このフリ
ップフロップＦ／Ｆ−８の出力信号をクロックとして前
記フリップフロップＦ／Ｆ−７の出力を取り込んでデー
タ検出信号ＣＯＭＤＥＴを出力するフリップフロップＦ
／Ｆ−９とを備えている。

【００３６】これとともに、図３の信号形成回路ＣＫＧ
には、上記５分周器ＤＶＤ２の出力クロックＢＣＫをさ
らに２分周してデューティ５０％のバイトアライン用ク
ロック信号ＲＢＣを形成する２分周器ＤＶＤ３と、この
２分周器ＤＶＤ３から出力される正相と逆相のバイトア
ライン用クロックＲＢＣ，ＲＢＣＮをクロックＥＶＣＫ
に同期してラッチして出力するフリップフロップＦ／Ｆ
−１０，Ｆ／Ｆ−１１が設けられている。

【００３７】さらに、図３のにおいては、上記５分周器
ＤＶＤ２の出力ＢＣＫをクロックＯＤＣＫに同期してラ
ッチするフリップフロップＦ／Ｆ−８の出力信号は、上
記データレジスタＲＥＧに対して、ラッチないしは出力
タイミングを指示する信号としても供給されている。

【００３８】また、この実施例の直並列変換回路におい
ては、受信シリアルデータＳＤＴが、４バイト（１バイ
トは１０ビット）を１フレームとしてフレーム単位で入
力されるため、最初にＣＯＭＭＡ検出回路ＣＯＭ-Ｘま
たはＣＯＭ-Ｙから検出信号が出力されたとき、つまり
１フレーム毎に先頭のヘッダバイトが入ってきたときに
データ検出信号ＣＯＭＤＥＴが形成され出力される。そ
して、図４に示されているように、このデータ検出信号
ＣＯＭＤＥＴが変化するタイミングとほぼ同時にデータ
レジスタＲＥＧから、直並列変換された最初の１バイト
のデータＡ0〜Ａ9が出力される。

【００３９】なお、図４に示されている符号Ａ，Ｂは、
図３に示されている符号Ａ，Ｂと異なるものである。す
なわち、図３に示されている符号Ａ，Ｂは、シフトレジ
スタＳＦＲＡ，ＳＦＲＢの出力信号を区別するために付
された符号であるのに対し、図４に示されている符号
Ａ，ＢおよびＣは受信シリアルデータＳＤＴの１フレー
ム内の各バイトのビットを区別するために付された符号
である。また、図４において、符号Ｔrxlatは受信デー
タのレイテンシーすなわち１バイトのデータ受信から出
力までの時間、Ｔbeforfはバイトアライン用クロックＲ
ＢＣに対するデータ検出信号ＣＯＭＤＥＴのセットアッ
プ時間、Ｔafterはバイトアライン用クロックＲＢＣに
対するデータ検出信号ＣＯＭＤＥＴのホールド時間、Ｔ
srbcはＰＬＬ回路のジッタに起因する同期クロックＳＣ
Ｋのクロックスキューである。

【００４０】図５には、図３の実施例の直並列変換回路
を利用したシリアル通信用送受信ＬＳＩの構成例が示さ
れている。図５において、破線１００で囲まれている部
分が送受信用ＬＳＩで、このＬＳＩ１００は信号の符号
化復号化機能等を有する上位レイヤの論理ＬＳＩ２００
と接続されるとともに、送信シリアルデータ出力端子Ｏ
ＵＴには光ファイバや同軸ケーブルあるいはツイステッ
ドペア線などの伝送線を駆動するドライバＩＣ（図示省
略）が、また受信シリアルデータ入力端子ＩＮには伝送
線を介して送られてくる信号を受信して増幅するレシー
バＩＣ（図示省略）がそれぞれ接続される。

【００４１】上記シリアル通信用送受信ＬＳＩ１００
は、上位レイヤの論理ＬＳＩ２００と共通に供給される
例えば１０６.２５ＭＨｚのシステムクロックＴＢＣを
逓倍してＬＳＩ内部で送信に必要な１０倍の周波数
（１．０６２５ＧＨｚ）の送信用クロックＴＸＣを生成
するＰＬＬ（フェーズ・ロックド・ループ）回路を利用
した送信用クロック生成回路１１０と、上位レイヤの論
理ＬＳＩ２００から供給される送信パラレルデータＴＸ
Ｄを上記送信用クロックＴＸＣに同期してシリアルデー
タに変換する並直列変換回路１２０と、変換されたシリ
アルデータをＬＳＩ外部へ出力する送信バッファ１３０
と、入力端子ＩＮより受信したシリアルデータをＬＳＩ
内部に適したレベルに変換したりする受信バッファ１４
０と、上記送信用クロック生成回路１１０で生成された
上記送信用クロックＴＸＣに基づいて受信シリアルデー
タと同期しかつ受信データと同一周波数（１．０６２５
ＧＨｚ）の受信用クロックＲＸＣを生成する受信用クロ
ック生成回路１５０と、上記受信バッファ１４０により
受信された受信シリアルデータＲＳＤを上記受信用クロ
ックＲＸＣにより受信パラレルデータＲＸＤに変換する
直並列変換回路１６０と、上位レイヤの論理ＬＳＩ２０
０から供給されるリセット信号ＬＣＫＲＥＦを受けて受
信用クロック生成回路１５０を制御したりする制御回路
１７０などから構成されている。

【００４２】図５において、符号１６０が付されている
のが、図３に示されているような構成を有する直並列変
換回路である。また、この実施例の送受信用ＬＳＩ１０
０は、特に制限されないが、上位レイヤの論理ＬＳＩ２
００から出力された送信パラレルデータＴＸＤが直並列
変換された後の送信シリアルデータを上位レイヤ論理Ｌ
ＳＩ２００に戻して送信シリアルデータをチェックでき
るようにする（ループバックモード）ため、上記並直列
変換回路１２０の出力信号（送信シリアルデータ）と上
記送信バッファ１３０からの受信信号（受信シリアルデ
ータ）とを選択して上記直並列変換回路１６０へ供給可
能にする選択回路１８０が設けられている。この選択回
路１８０は、上位レイヤ論理ＬＳＩ２００から供給され
るループバックモード選択信号ＥＷＲＡＰによって制御
されるように構成されている。

【００４３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、２分周器ＤＶＤ１としてＤ型フリップフ
ロップＦ／Ｆ−５と帰還用インバータＩＮＶ５とにより
構成されたものを示したが、パルスが入力される度に出
力が反転する反転型すなわちトリガ型フリップフロップ
を用いて２分周器を構成してもよい。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシリア
ル通信用送受信ＬＳＩにおける直並列変換回路について
説明したが、本発明はそれに限定されるものでなく、基
準クロックを２のｎ乗でない整数分の１に分周したクロ
ックを形成する場合に広く利用することができる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４６】すなわち、１ＧＨｚ以上の基準クロックを
１／１０に分周したクロック信号を形成することがで
き、しかも占有面積が小さく消費電流の少ない高速な分
周回路を実現することができるとともに、この回路を利
用することにより、ファイバチャネルの規格に準拠した
シリアル通信が可能な直並列変換回路並びにシリアルデ
ータ送受信回路を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る基準クロックＣＫの周波数を１０
分の１に分周する分周回路の一実施例を示す回路構成
図。

【図２】図１の回路の動作タイミングを示すタイミング
チャート。

【図３】シリアルデータをパラレルデータに変換する直
並列変換回路と、該直並列変換回路に用いられるタイミ
ング信号を形成する回路に本発明に係る分周回路を適用
した回路の実施例を示す回路構成図。

【図４】図３の直並列変換回路の動作タイミングを示す
タイミングチャート。

【図５】図３の直並列変換回路を利用したシリアル通信
用送受信ＬＳＩの構成例を示すブロック図。

【図６】本発明に先立って検討した１０分周回路の構成
例を示す回路構成図。

【図７】図６の回路の動作タイミングを示すタイミング
チャート。

【符号の説明】

ＳＦＲＡ，ＳＦＲＢシフトレジスタＣＯＭ-Ｘ，ＣＯＭ-ＹＣＯＭＭＡ検出回路ＳＥＬセレクタＲＥＧデータレジスタＣＫＧ信号形成回路ＤＶＤ１２分周器ＤＶＤ２５分周器ＤＶＤ３２分周器１００シリアル通信用送受信ＬＳＩ２００上位レイヤの論理ＬＳＩ１１０送信用クロック生成回路１２０並直列変換回路１３０送信バッファ１４０受信バッファ１５０受信用クロック生成回路１６０直並列変換回路１７０制御回路１８０選択回路

Claims

【特許請求の範囲】

【請求項１】基準クロックを１／２に分周する第１の
分周回路と、該第１の分周回路により分周されたクロッ
クに同期してラッチ動作を行なう（ｎ−１）個のフリッ
プフロップが縦続形態に設けられ、各フリップフロップ
の出力はリセット信号で制御される論理ゲートを介して
次段のフリップフロップに入力されるとともに、これら
の論理ゲートの出力とリセット信号の論理積をとる論理
ゲートの出力が初段のフリップフロップのデータ入力端
子に帰還され基準クロックを１／２ｎ（ｎは３以上の奇
数）に分周した分周クロックが上記いずれかのフリップ
フロップの出力端子から出力されるように構成された第
２の分周回路とを備えてなることを特徴とする分周回
路。
【請求項２】上記ｎは５であることを特徴とする請求
項１に記載の分周回路。
【請求項３】出力される上記分周クロックは、縦続接
続された上記フリップフロップの初段のフリップフロッ
プの出力端子から取り出されるように構成されてなるこ
とを特徴とする請求項１または２に記載の分周回路。
【請求項４】請求項1、２または３に記載の分周回路
と、入力されたシリアルデータが順繰りに取り込まれる
一組のシフトレジスタと、これらのシフトレジスタのい
ずれに最初のビットが取り込まれたか判定する判定回路
と、該判定回路の出力信号に基づいて上記シフトレジス
タの保持データを選択的に伝達可能なセレクタ回路と、
該セレクタ回路により選択されたデータを取り込むデー
タレジスタとを備え、入力されたシリアルデータを上記
一組のシフトレジスタに順繰りに取り込んで上記セレク
タ回路で適宜選択して上記データレジスタへ供給するこ
とでパラレルデータに変換するように構成されるととも
に、上記分周回路は上記入力シリアルデータより抽出さ
れたクロックを分周して、上記データレジスタへのデー
タ取込みタイミングを与える信号を形成するように構成
されてなることを特徴とする直並列変換回路。
【請求項５】上記分周回路の出力信号と上記判定回路
の出力信号に基づいてシリアルデータを受信したことを
示す検出信号を形成する信号形成回路を備えたことを特
徴とする請求項４に記載の直並列変換回路。
【請求項６】受信したシリアルデータをパラレルデー
タに変換する請求項４または５に記載の直並列変換回路
と、送信するパラレルデータをシリアルデータに変換す
る並直列変換回路と、該並直列変換回路に用いられる送
信用クロック信号を生成する第１クロック生成回路と、
受信シリアルデータに同期した受信用クロック信号を生
成する第２のクロック生成回路と備え、該第２クロック
生成回路で生成されたクロック信号に基づいて上記直並
列変換回路が動作されるように構成されてなることを特
徴とするシリアルデータ送受信回路。
【請求項７】上記第２クロック生成回路は、上記第１
クロック生成回路で生成された送信用クロック信号に基
づいて受信シリアルデータに同期した受信用クロックを
生成するように構成されてなることを特徴とする請求項
６に記載のシリアルデータ送受信回路。