JPH05153168A - 信号入れ換え方式 - Google Patents

Abstract

(57)【要約】 【目的】直列データから自走する直並列変換器によって
並列データを発生する際の信号入れ換え方式に関し、信
号入れ換え回路を不要にすることを目的とする。 【構成】自走して入力シリアルデータをｍ本のパラレル
データに変換して出力する直並列変換器１に対して、位
相状態検出手段２で、その出力の位相状態を検出してｍ
通りの位相状態を示すｍビットの状態信号を出力すると
ともに、直並列変換器１内におけるラッチパルスに同期
してパラレルデータの出力位置を示す検出パルスを発生
し、クロック乗り換えパルス幅変換手段３で、検出パル
スに応じて入力クロックごとに１クロック幅のｍ通りの
パルス信号を発生し、セレクタ４で、ｍ通りのパルス信
号から状態信号に応じて１個のパルス信号を選択して、
この出力パルスによって直並列変換器１にロード値を設
定して、入力シリアルデータから所定の位相状態のパラ
レルデータを出力することで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルデータから所
定の位相状態のパラレルデータを発生する際の信号入れ
換え方式に関し、特に自走する直並列変換器の出力に対
する信号入れ換え回路を不要にした信号入れ換え方式に
関するものである。

【０００２】伝送装置において、シリアルデータに対す
るオーバヘッド信号の挿入を行なうような場合には、一
旦、パラレルデータに変換して、このパラレルデータに
おける所定の位相状態でオーバヘッド信号を挿入したの
ち、再びシリアルデータに変換する方法がとられる。

【０００３】この場合、自走する直並列変換器によって
シリアルデータから変換したパラレルデータが、所定の
位相状態になるようにするためには、信号入れ換えを行
なうことが必要となる。

【０００４】このような場合の信号入れ換え方式におい
ては、信号入れ換えを行なうために、信号入れ換え回路
を用いる必要がなく、従って、回路規模を縮小すること
が可能であることが要望される。

【０００５】

【従来の技術】図４は、従来の信号入れ換え方式を示し
たものである。また、図５は自走する直並列変換器にお
ける入力データと出力データとを示したものであって、
図４の方式の動作を説明するためのものである。

【０００６】１１は自走する直並列変換器（Ｓ／Ｐ）で
あって、図５に示されるように、直列信号からなる入力
データから、ｍ本のパラレルデータからなる出力を発生
する。直並列変換器１１のパラレルデータ出力には、例
えばｍ＝４の場合、図５においてＣＡＳＥ１〜ＣＡＳＥ
４で示すような、ｍ通りの位相状態がある。

【０００７】１２は位相状態検出部であって、直並列変
換器１１のｍ本のパラレルデータ出力から、フレームパ
ターンまたはスタートビットによって、ｍ通りの位相状
態のうちのどの状態であるかを検出して、この位相状態
を示すｍビットの並列信号からなる状態信号を出力す
る。

【０００８】１３は信号入れ換え回路であって、直並列
変換器１１からの、ＣＡＳＥ１〜ＣＡＳＥ４で示すよう
なｍ通りの位相状態の信号を、位相状態検出部１２から
のｍビットの制御信号によって選択して、図５において
ＣＡＳＥ１で示す所定の位相状態の信号として出力す
る。

【０００９】すなわち、信号の入れ換え動作とは、図５
に示されたＣＡＳＥ２〜ＣＡＳＥ４の位相状態を、ＣＡ
ＳＥ１の位相状態に変更して出力する動作を指すものと
する。信号入れ換え回路１３の出力に対しては、図示さ
れない回路によって、オーバヘッド信号の挿入等が行わ
れる。

【００１０】１４は、逆入れ換え回路であって、信号入
れ換え回路１３によって入れ換えられた信号に対して、
逆の入れ換えを行なって、入れ換え前の状態に戻す処理
を行なう。１５は並直列変換器（Ｐ／Ｓ）であって、逆
入れ換え回路１４の出力であるｍ本のパラレルデータを
シリアルデータに変換して出力する。

【００１１】

【発明が解決しようとする課題】図４に示された従来の
方式においては、信号入れ換え回路を設けて、直並列変
換器１１からのｍ本のパラレルデータを位相状態検出部
１２からのｍビットの制御信号によって選択していた。
そのため、信号入れ換え回路１３の構成として、ｍ→１
セレクタがｍ系列分必要であり、系列数が多くなるほ
ど、回路規模が膨大なものになることを避けられなかっ
た。

【００１２】例えば、ｍ＝４８系列の場合には、ＬＳＩ
のゲート規模として約１０，０００ゲート必要であり、
ＩＣ換算では約１，０００個必要であった。なお、逆入
れ換え回路１４も同様な回路規模を必要とした。

【００１３】このように、従来の信号入れ換え方式にお
いては、自走する直並列変換器の出力を選択する、信号
入れ換え回路のゲート規模，ＩＣ個数が、著しく大きく
なるという問題があった。

【００１４】本発明はこのような従来技術の課題を解決
しようとするものであって、自走する直並列変換器の出
力から所望の位相状態の出力を得る際に、信号入れ換え
回路を不要にすることによって、ゲート規模，ＩＣ個数
等を大幅に削減することが可能な信号入れ換え方式を提
供することを目的としている。

【００１５】

【課題を解決するための手段】図１は、本発明の原理的
構成を示したものである。本発明は、自走して入力シリ
アルデータをｍ本のパラレルデータに変換して出力する
直並列変換器１と、直並列変換器１の出力の位相状態を
検出してｍ通りの位相状態を示すｍビットの状態信号を
出力するとともに、直並列変換器１内におけるラッチパ
ルスに同期してパラレルデータの出力位置を示す検出パ
ルスを発生する位相状態検出手段２と、この検出パルス
に応じて入力クロックごとに１クロック幅のｍ通りのパ
ルス信号を発生するクロック乗り換えパルス幅変換手段
３と、ｍ通りのパルス信号から状態信号に応じて１個の
パルス信号を選択するセレクタ４とを備え、セレクタ４
の出力パルスによって直並列変換器１にロード値を設定
することによって入力シリアルデータから所定の位相状
態のパラレルデータを出力するものである。

【００１６】また本発明は、この場合に、ｍビットの状
態信号を直列信号に変換するエンコーダ５を設けて、こ
の直列信号に応じてクロック乗り換えパルス幅変換手段
３が動作するようにしたものである。

【００１７】

【作用】自走する直並列変換器１の出力の位相状態を検
出してｍ通りの位相状態を示すｍビットの状態信号を出
力するとともに、直並列変換器１内におけるラッチパル
スに同期してパラレルデータの出力位置を示す検出パル
スを発生する。この検出パルスに応じて入力クロックご
とに１クロック幅のｍ通りのパルス信号を発生する。

【００１８】そして、このｍ通りのパルス信号から状態
信号に応じて１個のパルス信号を選択し、このパルス信
号によって直並列変換器１にロード値を設定することに
よって、入力シリアルデータから所定の位相状態のパラ
レルデータを出力する。

【００１９】従って本発明では、自走する直並列変換器
の出力から所望の位相状態の出力を得る際に、信号入れ
換え回路が不要になるので、回路規模を縮小し、ゲート
規模，ＩＣ個数等を大幅に削減することができる。

【００２０】また本発明においては、この際、ｍビット
の状態信号を直列信号に変換して、この直列信号に応じ
て、クロック乗り換えパルス幅変換の動作を行なうよう
にする。

【００２１】従ってこの場合は、位相状態検出手段２
が、直並列変換器１等と別の場所にある場合、インタフ
ェースの本数を削減することができ、バックボード等の
接続が容易になる。

【００２２】

【実施例】図２は、本発明の一実施例を示したものであ
って、図４におけると同じものを同じ番号で示し、入力
シリアルデータを、ｍ＝４すなわち４本のパラレルデー
タに変換する場合を例示している。１６は直並列変換器
１１に対する制御信号における４→１の選択を行なうセ
レクタ、１７は位相状態検出部１２からの位相状態を示
す検出パルスに応じて、クロックの乗り換えを行なうク
ロック乗り換え部、１８はパルス幅変換部である。

【００２３】また、セレクタ部１６において、２１₁ 〜
２１₄ はアンド回路、２２はオア回路である。パルス幅
変換部１８において、２６₁ 〜２６₆ はそれぞれフリッ
プフロップ（ＦＦ）、２７はアンド回路である。

【００２４】図３は、図２の実施例における各部信号を
示すタイムチャートであって、図２の実施例の動作を説
明するものであり、自走する直並列変換器１１の出力が
図５に示すＣＡＳＥ２の場合を示している。なお、入力
シリアルデータにおけるデータ１〜４がフレームパター
ンであるものとする。

【００２５】図３において、入力データは、入力クロッ
クに同期して出力される。直並列変換器１１の出力デー
タが、ＣＡＳＥ２の状態になったとき、直並列変換器１
１内のラッチパルスは図示のように発生している。次に
フレームパターンがデータ１〜４であるとき、検出パル
スがこれに対応して図示のように出力される。

【００２６】検出パルスを速いクロックである入力クロ
ックに乗り換えを行ない、パルス幅変換部１８におい
て、１→４の直並列変換によって、パルス幅を乗り換え
たクロックの１ビット幅にすることによって、順次１ビ
ット幅ずつ遅れた、図３に示す〜の４種類の状態パ
ルスを発生する。そして、位相状態検出部１２からの状
態信号に応じて、セレクタ１６でこれらのパルス〜
を選択して、直並列変換器１１へ出力する。

【００２７】これによって、直並列変換器１１内のラッ
チパルスが図３に示す検出後Ｓ／Ｐラッチパルスとなっ
て、直並列変換器１１における出力の位相状態がラッチ
される。新たにラッチ（直並列変換）されたデータは、
図３に示す検出後Ｓ／Ｐ出力となって、図５に示された
ＣＡＳＥ１の出力が発生し、正しく信号の入れ換えが行
なわれる。

【００２８】すなわち図３の場合は、位相状態検出部１
２からの４ビットの状態信号が“０１００”であって、
パルスがＳ／Ｐロードパルスとして選択されて、直並
列変換器１１に与えられるので、直並列変換器１１内に
おける検出後のＳ／Ｐラッチパルスがこの位置に発生す
る。これによって直並列変換器１１にロード値が設定さ
れて、直並列変換器１１から出力される検出後のＳ／Ｐ
出力は、図示のように所定の位相状態となる。

【００２９】なお、図２において点線で示すように、エ
ンコーダ回路１９を付加して、ｍビットの並列信号から
なる状態信号を、直列信号に変換して出力することによ
って、位相状態検出部１２が、直並列変換器１１等とは
別パネルにある場合、インタフェースの線数を少なくす
ることができる。特に多系列になるほど、線数減少の効
果が大きく、バックボード等の結線が容易になる。

【００３０】なお、自走する直並列変換器１１に対向し
て並直列変換器１５が存在し、信号入れ換え回路に対向
して逆入れ換え回路が必要な場合には、図２における直
並列変換器１１側と同様な回路を設けて、並直列変換器
１５にロード値を与えることによって、逆入れ換え回路
を不要にすることができる。これによって信号入れ換え
回路の除去とあいまって、大幅に回路規模の縮小を図る
ことができ、実装面積（ゲート規模）を減少させ、高集
積化を実現することが可能となる。

【００３１】

【発明の効果】以上説明したように本発明によれば、自
走する直並列変換器を用い、入力シリアルデータから信
号入れ換えを行なって、所望の位相状態のパラレルデー
タを出力する信号入れ換え方式において、信号入れ換え
回路を除去することができるので、回路規模を大幅に縮
小し、ゲート規模，ＩＣ個数を減少させることが可能で
ある。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】本発明の一実施例を示す図である。

【図３】図２の実施例における各部信号を示すタイムチ
ャートである。

【図４】従来の信号入れ換え方式を示す図である。

【図５】自走する直並列変換器における入力データと出
力データとを示す図である。

【符号の説明】

１ 直並列変換器 ２ 位相状態検出手段 ３ クロック乗り換えパルス幅変換手段 ４ セレクタ ５ エンコーダ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 自走して入力シリアルデータをｍ本のパ
   ラレルデータに変換して出力する直並列変換器（１）
   と、 該直並列変換器（１）の出力の位相状態を検出してｍ通
   りの位相状態を示すｍビットの状態信号を出力するとと
   もに、前記直並列変換器（１）内におけるラッチパルス
   に同期して前記パラレルデータの出力位置を示す検出パ
   ルスを発生する位相状態検出手段（２）と、 該検出パルスに応じて入力クロックごとに１クロック幅
   のｍ通りのパルス信号を発生するクロック乗り換えパル
   ス幅変換手段（３）と、 該ｍ通りのパルス信号から前記状態信号に応じて１個の
   パルス信号を選択するセレクタ（４）とを備え、 該セレクタ（４）の出力パルスによって前記直並列変換
   器（１）にロード値を設定することによって入力シリア
   ルデータから所定の位相状態のパラレルデータを出力す
   ることを特徴とする信号入れ換え方式。
2. 【請求項２】請求項１に記載の信号入れ換え方式におい
   て、前記ｍビットの状態信号を直列信号に変換するエン
   コーダ（５）を設け、該直列信号に応じて前記クロック
   乗り換えパルス幅変換手段（３）が動作するようにした
   ことを特徴とする信号入れ換え方式。