JPH06276237A - Ｌｓｉシステムのインタフェース方式 - Google Patents
Ｌｓｉシステムのインタフェース方式Info
- Publication number
- JPH06276237A JPH06276237A JP5059173A JP5917393A JPH06276237A JP H06276237 A JPH06276237 A JP H06276237A JP 5059173 A JP5059173 A JP 5059173A JP 5917393 A JP5917393 A JP 5917393A JP H06276237 A JPH06276237 A JP H06276237A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- data
- serial
- parallel
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩシステムのインタフェース方式に関
し、ＬＳＩ間の特性のばらつき、あるいは電源電圧や温
度の変動にも影響されずに安定した動作が保障されるＬ
ＳＩシステムのインタフェース方式を提供することを目
的とする。 【構成】 ２個のＬＳＩ210、300 で構成され一方のＬ
ＳＩ210 に入力した直列信号が他方のＬＳＩ300 に転送
され所定の処理を行った後該一方のＬＳＩ210 に返送し
該一方のＬＳＩ210 から送出するＬＳＩシステムにおい
て、前記他方のＬＳＩ300 に、前記一方のＬＳＩ210 か
ら転送され所定の処理を行った信号を所定速度の並列信
号に変換して出力する直列／並列変換手段350 を設け、
前記一方のＬＳＩ210 に、前記他方のＬＳＩ300 に設け
た該直列／並列変換手段350 から返送された信号を直列
信号に変換して出力する並列／直列変換手段290 を設け
て構成する。
し、ＬＳＩ間の特性のばらつき、あるいは電源電圧や温
度の変動にも影響されずに安定した動作が保障されるＬ
ＳＩシステムのインタフェース方式を提供することを目
的とする。 【構成】 ２個のＬＳＩ210、300 で構成され一方のＬ
ＳＩ210 に入力した直列信号が他方のＬＳＩ300 に転送
され所定の処理を行った後該一方のＬＳＩ210 に返送し
該一方のＬＳＩ210 から送出するＬＳＩシステムにおい
て、前記他方のＬＳＩ300 に、前記一方のＬＳＩ210 か
ら転送され所定の処理を行った信号を所定速度の並列信
号に変換して出力する直列／並列変換手段350 を設け、
前記一方のＬＳＩ210 に、前記他方のＬＳＩ300 に設け
た該直列／並列変換手段350 から返送された信号を直列
信号に変換して出力する並列／直列変換手段290 を設け
て構成する。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩシステムのインタ
フェース方式の改良に関するものである。
フェース方式の改良に関するものである。
【０００２】
【従来の技術】図４は第１の従来例の回路構成図とタイ
ムチャートである。図５は第２の従来例の回路構成図で
ある。
ムチャートである。図５は第２の従来例の回路構成図で
ある。
【０００３】図６は第２の従来例の回路動作を説明する
ためのタイムチャートである。図４(a)に示すようにＬ
ＳＩ１とＬＳＩ６からなるシステムにおいて、まずＬＳ
Ｉ１に高速のデータ（DATA）が入力されＬＳＩ６との間
で該データの授受が行われ所定の処理を行った後、該Ｌ
ＳＩ１から出力する場合について説明する。前段回路
（図示しない）から例えば２ビット並列のデータがＬＳ
Ｉ１に入力されフリップフロップ（以下ＦＦと称する）
２で一時保持され、クロック(CLK) 入力により出力され
る。そのうち１ビットはそのまま後段の回路（図示しな
い）に送出されるが、他の１ビットは出力バッファ４を
介してもう一つのＬＳＩ６に転送され、ＬＳＩ６内の入
力バッファ８を介してＦＦ７に加えられて一時保持され
る。
ためのタイムチャートである。図４(a)に示すようにＬ
ＳＩ１とＬＳＩ６からなるシステムにおいて、まずＬＳ
Ｉ１に高速のデータ（DATA）が入力されＬＳＩ６との間
で該データの授受が行われ所定の処理を行った後、該Ｌ
ＳＩ１から出力する場合について説明する。前段回路
（図示しない）から例えば２ビット並列のデータがＬＳ
Ｉ１に入力されフリップフロップ（以下ＦＦと称する）
２で一時保持され、クロック(CLK) 入力により出力され
る。そのうち１ビットはそのまま後段の回路（図示しな
い）に送出されるが、他の１ビットは出力バッファ４を
介してもう一つのＬＳＩ６に転送され、ＬＳＩ６内の入
力バッファ８を介してＦＦ７に加えられて一時保持され
る。
【０００４】そして、上述したと同じクロックによりＦ
Ｆ７から出力したデータは出力バッファ９を介してＬＳ
Ｉ６から送出され、遅延回路10により一定時間（Ｄ2)だ
け遅延して再び元のＬＳＩ１に入力される。ＬＳＩ１で
は入力バッファ５を介してＦＦ３に加えられて一時保持
され、上述したと同じクロックにより後段の回路（図示
しない）に送出される。この場合、同図(b) に示すよう
に、ＬＳＩ１および６の入／出力バッファ４、５、８及
び９とＦＦ３、７による遅延時間Ｄ1 および遅延回路10
による遅延時間Ｄ2 によりＦＦ３に入力されるデータ
の位相がずれて、クロック(CLK) によりこのデータ
がＦＦ３から正しいタイミングで出力されない場合があ
った。これはクロックとデータの間にいわゆるマー
ジン不足が発生するためである。
Ｆ７から出力したデータは出力バッファ９を介してＬＳ
Ｉ６から送出され、遅延回路10により一定時間（Ｄ2)だ
け遅延して再び元のＬＳＩ１に入力される。ＬＳＩ１で
は入力バッファ５を介してＦＦ３に加えられて一時保持
され、上述したと同じクロックにより後段の回路（図示
しない）に送出される。この場合、同図(b) に示すよう
に、ＬＳＩ１および６の入／出力バッファ４、５、８及
び９とＦＦ３、７による遅延時間Ｄ1 および遅延回路10
による遅延時間Ｄ2 によりＦＦ３に入力されるデータ
の位相がずれて、クロック(CLK) によりこのデータ
がＦＦ３から正しいタイミングで出力されない場合があ
った。これはクロックとデータの間にいわゆるマー
ジン不足が発生するためである。
【０００５】次に、図５、図６に示す第２の従来例につ
いて説明する。図５は、例えばＬＳＩで使用するゲート
規模が大きくなった場合に消費電力を節約するために、
２個のＬＳＩ11、14を使用して機能を半分ずつに分けた
場合を示している。この場合、例えば２ビット並列のデ
ータ(DATA)は１ビットずつに分岐され、それぞれＬＳＩ
11および14のＦＦ12、ＦＦ15に加えられて一時保持され
る。一方、クロック(CLK)は分岐してＬＳＩ11及び14に
入力され、ＬＳＩ11では入力バッファ13を介してＦＦ12
のＣ端子に加えられ、またＬＳＩ14では入力バッファ16
を介してＦＦ15のＣ端子に加えられ、それぞれＦＦ12、
15に一時保持したデータを出力してＬＳＩ11、ＬＳＩ14
から後段の回路（図示しない）に送出される。
いて説明する。図５は、例えばＬＳＩで使用するゲート
規模が大きくなった場合に消費電力を節約するために、
２個のＬＳＩ11、14を使用して機能を半分ずつに分けた
場合を示している。この場合、例えば２ビット並列のデ
ータ(DATA)は１ビットずつに分岐され、それぞれＬＳＩ
11および14のＦＦ12、ＦＦ15に加えられて一時保持され
る。一方、クロック(CLK)は分岐してＬＳＩ11及び14に
入力され、ＬＳＩ11では入力バッファ13を介してＦＦ12
のＣ端子に加えられ、またＬＳＩ14では入力バッファ16
を介してＦＦ15のＣ端子に加えられ、それぞれＦＦ12、
15に一時保持したデータを出力してＬＳＩ11、ＬＳＩ14
から後段の回路（図示しない）に送出される。
【０００６】この場合、ＬＳＩ11内のＦＦ12に加えられ
るクロックに対して、ＬＳＩ14内のＦＦ15に加えられ
るクロックの位相が入力バッファ13と入力バッファ16
の特性の違いにより、あるいは入力バッファ16の電源電
圧や温度変化により図６の(4)に斜線で示すようにずれ
た時、ＦＦ12から出力されるデータ（図６の(5) 参
照）に対してＦＦ15から出力されるデータは図６の
(6)に斜線で示すように、大きくばらつく可能性があ
る。
るクロックに対して、ＬＳＩ14内のＦＦ15に加えられ
るクロックの位相が入力バッファ13と入力バッファ16
の特性の違いにより、あるいは入力バッファ16の電源電
圧や温度変化により図６の(4)に斜線で示すようにずれ
た時、ＦＦ12から出力されるデータ（図６の(5) 参
照）に対してＦＦ15から出力されるデータは図６の
(6)に斜線で示すように、大きくばらつく可能性があ
る。
【０００７】
【発明が解決しようとする課題】前述したように従来回
路の構成においては、例えば図４(b) に示すように、他
方のＬＳＩを介してフィードバックして出力するデータ
にマージン不足が発生したり、図６に示すように他方の
ＬＳＩから出力するデータが大きくばらつくという問題
点があった。
路の構成においては、例えば図４(b) に示すように、他
方のＬＳＩを介してフィードバックして出力するデータ
にマージン不足が発生したり、図６に示すように他方の
ＬＳＩから出力するデータが大きくばらつくという問題
点があった。
【０００８】したがって本発明は、ＬＳＩ間の特性のば
らつき、あるいは電源電圧や温度の変動にも影響されず
に安定した動作が保障されるＬＳＩシステムのインタフ
ェース方式を提供することを目的とする。
らつき、あるいは電源電圧や温度の変動にも影響されず
に安定した動作が保障されるＬＳＩシステムのインタフ
ェース方式を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、２
個のＬＳＩ210、300 で構成され一方のＬＳＩ210 に入
力した直列信号が他方のＬＳＩ300 に転送され所定の処
理を行った後該一方のＬＳＩ210 に返送し該一方のＬＳ
Ｉ210 から送出するＬＳＩシステムにおいて、350 は前
記他方のＬＳＩ300 に設けられ、前記一方のＬＳＩ210
から転送され所定の処理を行った信号を所定速度の並列
信号に変換して出力する直列／並列変換手段である。
回路の構成によって解決される。即ち図１において、２
個のＬＳＩ210、300 で構成され一方のＬＳＩ210 に入
力した直列信号が他方のＬＳＩ300 に転送され所定の処
理を行った後該一方のＬＳＩ210 に返送し該一方のＬＳ
Ｉ210 から送出するＬＳＩシステムにおいて、350 は前
記他方のＬＳＩ300 に設けられ、前記一方のＬＳＩ210
から転送され所定の処理を行った信号を所定速度の並列
信号に変換して出力する直列／並列変換手段である。
【００１０】290 は前記一方のＬＳＩ210 に設けられ、
前記他方のＬＳＩ300 に設けた該直列／並列変換手段35
0 から返送された信号を直列信号に変換して出力する並
列／直列変換手段である。
前記他方のＬＳＩ300 に設けた該直列／並列変換手段35
0 から返送された信号を直列信号に変換して出力する並
列／直列変換手段である。
【００１１】
【作用】図１において、他方のＬＳＩ300 に設けた直列
／並列変換手段350 で速度の低い並列信号に変換して一
方のＬＳＩ210 に返送し、一方のＬＳＩ210 に設けた並
列／直列変換手段290 で直列信号に変換することによ
り、マージンを十分とることができる。このため、元の
直列信号が高速であってもＬＳＩの特性のばらつきに影
響されずにＬＳＩ間の安定したインタフェース動作を確
保することができる。
／並列変換手段350 で速度の低い並列信号に変換して一
方のＬＳＩ210 に返送し、一方のＬＳＩ210 に設けた並
列／直列変換手段290 で直列信号に変換することによ
り、マージンを十分とることができる。このため、元の
直列信号が高速であってもＬＳＩの特性のばらつきに影
響されずにＬＳＩ間の安定したインタフェース動作を確
保することができる。
【００１２】
【実施例】図２は本発明の実施例の回路構成図である。
図３は実施例の動作を説明するためのタイムチャートで
ある。
図３は実施例の動作を説明するためのタイムチャートで
ある。
【００１３】図２は、ＬＳＩ21に２種類のデータ（DATA
、DATA）が入力され、２個のＬＳＩ21、30の間でデ
ータの授受を行い所定の信号処理を行った後、該ＬＳＩ
21から出力する場合の回路構成を示している。
、DATA）が入力され、２個のＬＳＩ21、30の間でデ
ータの授受を行い所定の信号処理を行った後、該ＬＳＩ
21から出力する場合の回路構成を示している。
【００１４】図２において、ＬＳＩ21内のＦＦ22および
ＦＦ24にはそれぞれデータ(DATA)（１、２、３、・・
・）、データ(DATA)（Ａ、Ｂ、Ｃ、・・・）が加えら
れて一時保持された後、クロック(CLK) により出力され
る（図３の(1) 〜(5) 参照）。ＦＦ22の出力データは
複数個直列接続したＦＦ23を介して後段の回路（図示し
ない）に送出される。一方、ＦＦ24の出力データはも
う一つのＬＳＩ30に転送され、ＬＳＩ30内のＦＦ31、32
で所定の信号処理を行った後、選択回路（以下ＳＥＬと
称する）34、36に加えられる（図３の(8) 参照）。一
方、上記クロックはＬＳＩ21内で２分周回路を構成する
ＦＦ25により２分周された後（図３の(6)参照）、ＬＳ
Ｉ30内のＦＦ33を介してクロック（CK1)により上記ＳＥ
Ｌ34、36に加えられる（図３の(7) 、(9) 参照）。
ＦＦ24にはそれぞれデータ(DATA)（１、２、３、・・
・）、データ(DATA)（Ａ、Ｂ、Ｃ、・・・）が加えら
れて一時保持された後、クロック(CLK) により出力され
る（図３の(1) 〜(5) 参照）。ＦＦ22の出力データは
複数個直列接続したＦＦ23を介して後段の回路（図示し
ない）に送出される。一方、ＦＦ24の出力データはも
う一つのＬＳＩ30に転送され、ＬＳＩ30内のＦＦ31、32
で所定の信号処理を行った後、選択回路（以下ＳＥＬと
称する）34、36に加えられる（図３の(8) 参照）。一
方、上記クロックはＬＳＩ21内で２分周回路を構成する
ＦＦ25により２分周された後（図３の(6)参照）、ＬＳ
Ｉ30内のＦＦ33を介してクロック（CK1)により上記ＳＥ
Ｌ34、36に加えられる（図３の(7) 、(9) 参照）。
【００１５】ＳＥＬ34、36は、後述するＦＦ35、37と共
に、いわゆる直列／並列変換回路（以下Ｓ／Ｐ変換回路
と称する）を構成し、ＳＥＬ34、36で、２分周したクロ
ックのタイミングでデータ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、
Ｆ、・・・）からそれぞれ１つおきに選択して出力す
る。即ち、ＳＥＬ34では例えば２分周したクロックの
"H"のタイミングでデータＡ、Ｃ、Ｅ、・・・を、また
ＳＥＬ36では"L" のタイミングでデータＢ、Ｄ、Ｆ、・
・・を選択して出力し、これらデータをそれぞれＦＦ3
5、37に加え一時保持する。
に、いわゆる直列／並列変換回路（以下Ｓ／Ｐ変換回路
と称する）を構成し、ＳＥＬ34、36で、２分周したクロ
ックのタイミングでデータ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、
Ｆ、・・・）からそれぞれ１つおきに選択して出力す
る。即ち、ＳＥＬ34では例えば２分周したクロックの
"H"のタイミングでデータＡ、Ｃ、Ｅ、・・・を、また
ＳＥＬ36では"L" のタイミングでデータＢ、Ｄ、Ｆ、・
・・を選択して出力し、これらデータをそれぞれＦＦ3
5、37に加え一時保持する。
【００１６】２分周したクロックによりこれらデータを
ＦＦ35、37から同じタイミングで出力し（図３の(10)、
(11)参照）、再びＬＳＩ21に返送されてＦＦ26、27に加
えて一時保持され、２分周クロックにより同じタイミン
グで出力され、ＳＥＬ28に加えられる（図３の(12)、(1
3)参照）。ＳＥＬ28でＦＦ26、27の出力データが２分周
クロックにより交互に選択されて（例えば２分周クロッ
クの"H" でＦＦ26の出力を、"L" でＦＦ27の出力を選
択）ＦＦ29に加えられ、ＦＦ29で２分周する前の元のク
ロックにより直列のデータ（Ａ、Ｂ、・・・、）として
出力して、後段の回路（図示しない）に送出される（図
３の(15)参照）。この場合、この出力データと前述した
複数段のＦＦ23の出力データ（DATA）の位相が合うよ
うにＦＦ23の段数が調整される（図３の(14)、(15)参
照）。
ＦＦ35、37から同じタイミングで出力し（図３の(10)、
(11)参照）、再びＬＳＩ21に返送されてＦＦ26、27に加
えて一時保持され、２分周クロックにより同じタイミン
グで出力され、ＳＥＬ28に加えられる（図３の(12)、(1
3)参照）。ＳＥＬ28でＦＦ26、27の出力データが２分周
クロックにより交互に選択されて（例えば２分周クロッ
クの"H" でＦＦ26の出力を、"L" でＦＦ27の出力を選
択）ＦＦ29に加えられ、ＦＦ29で２分周する前の元のク
ロックにより直列のデータ（Ａ、Ｂ、・・・、）として
出力して、後段の回路（図示しない）に送出される（図
３の(15)参照）。この場合、この出力データと前述した
複数段のＦＦ23の出力データ（DATA）の位相が合うよ
うにＦＦ23の段数が調整される（図３の(14)、(15)参
照）。
【００１７】このようにして、一方のＬＳＩ21に入力し
たデータが他方のＬＳＩ30に転送され所定の信号処理を
行った後、２分周したクロックのタイミングでＳ／Ｐ変
換され１／２の速度とされて、元のＬＳＩ21に返送され
る。ＬＳＩ21で元のクロックのタイミングでＰ／Ｓ変換
され元の速度にされて、ＬＳＩ21から後段の回路（図示
しない）に送出される。尚、上述したクロックの分周は
２分周に限られるものではなく、一般にｎ分周に対して
も適用できることはいうまでもない。
たデータが他方のＬＳＩ30に転送され所定の信号処理を
行った後、２分周したクロックのタイミングでＳ／Ｐ変
換され１／２の速度とされて、元のＬＳＩ21に返送され
る。ＬＳＩ21で元のクロックのタイミングでＰ／Ｓ変換
され元の速度にされて、ＬＳＩ21から後段の回路（図示
しない）に送出される。尚、上述したクロックの分周は
２分周に限られるものではなく、一般にｎ分周に対して
も適用できることはいうまでもない。
【００１８】この結果、ＬＳＩ間で高速データの授受を
行い所定の信号処理を行って出力する場合に、該データ
を一旦並列データ（低速のデータ）に変換してマージン
を十分とることにより、ＬＳＩ間の特性のばらつき、あ
るいは電源電圧や温度の変動にも影響されずに安定した
動作が保障されるＬＳＩシステムのインタフェース方式
を提供することが可能となる。
行い所定の信号処理を行って出力する場合に、該データ
を一旦並列データ（低速のデータ）に変換してマージン
を十分とることにより、ＬＳＩ間の特性のばらつき、あ
るいは電源電圧や温度の変動にも影響されずに安定した
動作が保障されるＬＳＩシステムのインタフェース方式
を提供することが可能となる。
【００１９】
【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩ間で高速データの授受を行い所定の信号処理を行っ
て出力する場合に、該データを一旦並列データ（低速の
データ）に変換してマージンを十分とることにより、Ｌ
ＳＩ間の特性のばらつき、あるいは電源電圧や温度の変
化にも影響されずに安定した動作が保障されるＬＳＩシ
ステムのインタフェース方式を提供することが可能とな
る。
ＳＩ間で高速データの授受を行い所定の信号処理を行っ
て出力する場合に、該データを一旦並列データ（低速の
データ）に変換してマージンを十分とることにより、Ｌ
ＳＩ間の特性のばらつき、あるいは電源電圧や温度の変
化にも影響されずに安定した動作が保障されるＬＳＩシ
ステムのインタフェース方式を提供することが可能とな
る。
【図１】は本発明の原理図、
【図２】は本発明の実施例の回路構成図、
【図３】は実施例の動作を説明するためのタイムチャー
ト、
ト、
【図４】は第１の従来例の回路構成図とタイムチャー
ト、
ト、
【図５】は第２の従来例の回路構成図、
【図６】は第２の従来例の回路動作を説明するためのタ
イムチャートである。
イムチャートである。
210 、300 はＬＳＩ、290 は並列／直列変換手段、350
は直列／並列変換手段を示す。
は直列／並列変換手段を示す。
Claims (1)
- 【請求項１】 ２個のＬＳＩ(210、300)で構成され一方
のＬＳＩ(210)に入力した直列信号が他方のＬＳＩ(300)
に転送され所定の処理を行った後該一方のＬＳＩ(210)
に返送し該一方のＬＳＩ(210)から送出するＬＳＩシス
テムにおいて、 前記他方のＬＳＩ(300)に、前記一方のＬＳＩ(210)から
転送され所定の処理を行った信号を所定速度の並列信号
に変換して出力する直列／並列変換手段(350) を設け、 前記一方のＬＳＩ(210)に、前記他方のＬＳＩ(300)に設
けた該直列／並列変換手段(350) から返送された信号を
直列信号に変換して出力する並列／直列変換手段(290)
を設けたことを特徴とするＬＳＩシステムのインタフェ
ース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059173A JPH06276237A (ja) | 1993-03-19 | 1993-03-19 | Ｌｓｉシステムのインタフェース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059173A JPH06276237A (ja) | 1993-03-19 | 1993-03-19 | Ｌｓｉシステムのインタフェース方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276237A true JPH06276237A (ja) | 1994-09-30 |
Family
ID=13105736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059173A Withdrawn JPH06276237A (ja) | 1993-03-19 | 1993-03-19 | Ｌｓｉシステムのインタフェース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06276237A (ja) |
-
1993
- 1993-03-19 JP JP5059173A patent/JPH06276237A/ja not_active Withdrawn
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