JPH05292049A

JPH05292049A - 多重変換装置におけるデータ・マルチプレックス方式

Info

Publication number: JPH05292049A
Application number: JP9672792A
Authority: JP
Inventors: Yuichi Hashimoto; 雄一橋本; Takenao Takemura; 健直竹村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-04-16
Filing date: 1992-04-16
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】本発明はデータ・マルチプレックス方式に関
し、信号を多重変換するときに遅延量の増大を防止しよ
り高速に多重化することにある。【構成】各チャンネル毎に設けられ、入力データDATAを
クロックCLK によりシフトする複数のｎビット・シフト
レジスタ1 〜n と、各ｎビット・シフトレジスタの動作
制御を行うためにクロックに同期して制御パルスCPを発
生する制御パルス発生部CPG と、各ｎビット・シフトレ
ジスタからの出力を多重化するマルチプレックス部MUX
とを備え、各ｎビット・シフトレジスタに制御パルスを
順次入力し、これががハイレベルのときに各ｎビット・
シフトレジスタから入力データを出力せしめ、ローレベ
ルのときは、各ｎビット・シフトレジスタからローレベ
ルの出力をせしめ、マルチプレックス部において各ｎビ
ット・シフトレジスタの出力の論理和を得て多重化する
ように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、端局装置や中継中局装
置等で信号を多重化する多重変換装置におけるデータ・
マルチプレックス方式に関する。近年の通信システムで
は大容量、小型化が進められ、そのためシステム自体の
チップ化が図られている。そこで、チップ化に際して現
在よりも高速動作に対応でき、しかも多重度を高くする
ことが可能な回路が要望されている。

【０００２】

【従来の技術】図４は従来の要部ブロック構成図であ
る。図示のように従来の多重変換装置はデータを取り込
むデータ・インターフェース部（DATA-INF) と、多重化
のビット位置を示すタイミングパルスを発生するタイミ
ングパルス発生部（TP-GEN) と、入力データ１〜ｎをｎ
多重するマルチプレックス部（ＭＵＸ）で構成されてい
る。そして、マルチプレックス部は多重度ｎに対応した
複数のゲートからなる選択回路で構成されている。

【０００３】データ・インターフェース部にはチャンネ
ル毎の入力データDATA1 〜DATAn が入力され、これらの
入力データはクロックＣＬＫに従ってマルチプレックス
部に入力される。一方、このクロックＣＬＫはタイミン
グパルス発生部にも入力され、タイミングパルス発生部
からは入力データDATA1 〜DATAn をｎ多重するためのタ
イミングパルスＴＰが発生される。そして、マルチプレ
ックス部からはｎ多重されたシリアル・データが出力さ
れる。

【０００４】

【発明が解決しようとする課題】上述のように、マルチ
プレックス部は多重度ｎに対応した複数のゲートで構成
されているために、それらのゲートによる信号遅延を無
視することができず、従って、扱う信号の速度が制限さ
れてしまうことになる。さらに、多重度ｎを高くすれば
するほど選択回路が増大していくことになり、従って回
路による遅延量も増大し、高速に信号処理をすることが
できなくなる問題がある。

【０００５】本発明の目的は、多重度の高い信号を多重
変換するときに、回路による遅延量の増大を防止し、よ
り高速に信号を多重化することができるデータ・マルチ
プレックス方式を提供することにある。

【０００６】

【課題を解決するための手段】図１は本発明の原理構成
図である。本発明は、複数のチャンネル１〜ｎに入力さ
れる入力データを多重化するｎ多重変換装置におけるデ
ータ・マルチプレックス方式であって、各チャンネルに
対応して設けられ、各チャンネルからシリアルに入力さ
れる入力データDATAをクロックＣＬＫによりシフトする
複数のｎビット・シフトレジスタ１〜ｎと、各ｎビット
・シフトレジスタの動作制御を行うために該クロックに
同期して制御パルスを発生する制御パルス発生部ＣＰＧ
と、各ｎビット・シフトレジスタからの出力を多重化す
るマルチプレックス部ＭＵＸとを備え、各ｎビット・シ
フトレジスタに該制御パルスを順次入力し、該制御パル
スがハイレベルＨのときに各ｎビット・シフトレジスタ
から該入力データを出力せしめ、該制御パルスがローレ
ベルＬのときは、各ｎビット・シフトレジスタからロー
レベルの出力をせしめ、該マルチプレックス部において
各ｎビット・シフトレジスタの出力の論理和をとること
により多重化することを特徴とする。

【０００７】この場合、各ｎビット・シフトレジスタ
は、例えば、フリップ・フロップＦＦで構成され、各フ
リップ・フロップには該入力データとクロックと制御パ
ルスが入力され、各ｎビット・シフトレジスタのフリッ
プ・フロップの段数は、１番目のチャンネルに対しては
１段、２番目のチャンネルに対しては２段、以下順次、
ｎ番目のチャンネルに対しはｎ段を設ける。

【０００８】そして、該制御パルスは各フリップ・フロ
ップのリセット端子Ｒに並列に入力され、これにより該
フリップ・フロップは該制御パルスのハイレベルにて入
力データを出力し、ローレベルにて入力データを出力し
ないようにリセットを行い、該マルチプレックス部は多
入力のＯＲゲートで構成され、該制御パルスの周期は多
重度ｎの１／ｎ周期に設定される。

【０００９】

【作用】図示のように、チャンネル毎の入力データDATA
1 〜DATAn に対応して、ｎビット・シフトレジスタ１〜
ｎを設けている。これらのｎビット・シフトレジスタ１
〜ｎの各々は後述するように、１番目のチャンネルに対
しては１段、２番目のチャンネルに対しては２段、以下
順次、ｎ番目のチャンネルに対してはｎ段のフリップ・
フロップＦＦをシリアル接続して構成される。即ち、入
力データを多重化するビット位置によりフリップ・フロ
ップの段数が相違し、各フリップ・フロップを個々にリ
セットできるようにしている。

【００１０】制御パルス発生部ＣＰＧは、入力されるク
ロックＣＬＫに基づき、ｎビット・シフトレジスタ１〜
ｎの各フリップ・フロップのリセットを行うための制御
パルスＣＰを発生する。マルチプレックス部は、例え
ば、多入力のＯＲゲートで構成され、各入力には対応す
るｎビット・シフトレジスタが接続され、各ｎビット・
シフトレジスタから出力されるデータの論理和をとるこ
とによりｎ多重を行う。

【００１１】このように、各入力データを、各ｎビット
・シフトレジスタと制御パルス発生部に入力されるクロ
ックＣＬＫと、制御パルス発生部から各ｎビット・シフ
トレジスタに入力される制御パルスＣＰにより制御する
ことにより、多重化するビット位置のビットのみを有効
とし、その他の位置は強制的にローレベルに制御する。
従って、出力段のＯＲゲートには、制御パルスがハイレ
ベルのときのみ各ｎビット・シフトレジスタ１−ｎから
のデータが取り込まれ、制御パルスがローレベルのとき
はローレベル出力となるので、ｎの出力について単純に
論理和を取れば容易に多重化することができる。そし
て、このように構成すれば、多重度ｎを高くしてもフリ
ップ・フロップの段数が増大するだけで、ＯＲゲートの
みで多重化できるので、その結果、遅延量を無視するこ
とができ、より高速に信号多重化を行うことができる。

【００１２】

【実施例】図２は本発明の一実施例多重変換装置構成図
であり、図３は図２構成の信号タイミングチャートであ
る。図２の構成では、ｎ＝８の場合であり、入力データ
DATA1 〜 DATA8 の８本の入力データを多重化する８多
重回路を示している。各ｎビット・シフトレジスタはフ
リップ・フロップＦＦで構成されている。即ち、入力デ
ータDATA1 に対しては１段のフリップ・フロップＦＦ
１、入力データDATA2に対しては２段のフリップ・フロ
ップＦＦ１，ＦＦ２、同様に、入力データDATA8 に対し
ては８段のフリップ・フロップＦＦ１〜ＦＦ８が設けら
れている。各々のフリップ・フロップは各入力データを
１ビット幅で多重化するビット位置までシフトし、それ
以外の部分はローレベルにする。この場合、各フリップ
・フロップにはクロックＣＬＫが常に入力されており、
制御パルスＣＰがクロックの１／８の周期で順次入力さ
れる。各フリップ・フロップはクロックがハイレベルの
ときに入力データを取り込み、ローレベルのときにリセ
ットされる。

【００１３】図３に示すように制御パルス発生部は入力
されるクロックＣＬＫに同期して、各ｎビット・シフト
レジスタに制御パルス１〜８を順次に繰り返し発生す
る。この制御パルスのパルス幅はクロックＣＬＫの１サ
イクルに一致しており、周期も一致している。例えば、
１段目のＦＦ１では、データａ１はクロックＣＬＫが入
力されると制御パルス１のパルス幅（１ビット幅）だけ
ＯＲゲートに出力される。このとき、２段目のＦＦ１の
データａ２はクロックによりＦＦ２にシフトされてお
り、次のクロックＣＬＫと制御パルス２により２段目の
ＦＦ２からデータａ２がＯＲゲートに出力される。以下
順次、７段目、８段目のＦＦでも同様に動作しており、
クロックＣＬＫが入力されるごとに、データａ７，ａ８
等がＦＦ１，ＦＦ２，・・・ＦＦ７，ＦＦ８とシフトさ
れて行き、クロックに同期して順次入力される制御パル
ス７、８により、７段目のＦＦ７からデータａ７が、８
段目のＦＦ８からデータａ８が順次ＯＲゲートに出力さ
れる。従って、ＯＲゲートからは図３の下方に示すよう
に、データａ１，ａ２，・・・ａ７，ａ８，ｂ１，ｂ
２，・・・がＭＵＸデータとしてシリアルに出力され
る。なお、上述の説明は８多重の場合なので、制御パル
スの周期はクロックに対して１／８周期となるが、ｎ多
重の場合には１／ｎ周期に設定すればよい。

【００１４】さらに、ｎビット・シフトレジスタの内部
でフリップ・フロップを８単位構成で制御すれば、バイ
ト・マルチプレックスにも簡単に対応することができ
る。

【００１５】

【発明の効果】以上説明したように、本発明によれば、
ｎビット・シフトレジスタのデータをクロックでシフト
して行き、クロックに同期して周期的に順次入力される
制御パルスのビット幅でデータを出力していくだけなの
で、多重度が高くなってもクロックに依存した転送速度
だけであり、回路による遅延量が増大することがなく、
より高速化に対応することができ、高速なシステムのＬ
ＳＩチップ化に対応することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例多重変換装置構成図である。

【図３】図２構成の信号タイミングチャートである。

【図４】従来の要部ブロック構成図である。

【符号の説明】

ＦＦ…フリップ・フロップＣＰＧ…制御パルス発生部ＭＵＸ…マルチプレックス部 TP-GEN…タイミングパルス発生部

Claims

【特許請求の範囲】

【請求項１】複数のチャンネル１〜ｎに入力される入
力データを多重化するｎ多重変換装置におけるデータ・
マルチプレックス方式において、各チャンネルに対応して設けられ、各チャンネルからシ
リアルに入力される入力データ（DATA) をクロック(CL
K) によりシフトする複数のｎビット・シフトレジスタ
（１〜ｎ）と、各ｎビット・シフトレジスタの動作制御を行うために該
クロックに同期して制御パルス(CP)を発生する制御パル
ス発生部（ＣＰＧ）と、各ｎビット・シフトレジスタからの出力を多重化するマ
ルチプレックス部（ＭＵＸ）とを備え、各ｎビット・シフトレジスタに該制御パルスを順次入力
し、該制御パルスがハイレベル（Ｈ）のときに各ｎビッ
ト・シフトレジスタから該入力データを出力せしめ、該
制御パルスがローレベル（Ｌ）のときは、各ｎビット・
シフトレジスタからローレベルの出力をせしめ、該マル
チプレックス部において各ｎビット・シフトレジスタの
出力の論理和をとることにより多重化することを特徴と
するデータ・マルチプレックス方式。
【請求項２】各ｎビット・シフトレジスタはフリップ
・フロップ（ＦＦ）で構成され、各フリップ・フロップ
には該入力データとクロックと制御パルスが入力され、
各ｎビット・シフトレジスタのフリップ・フロップの段
数は、１番目のチャンネルに対しては１段（FF1)、２番
目のチャンネルに対しては２段(FF1,FF2) 、以下順次、
ｎ番目のチャンネルに対しはｎ段(FF1〜FFn)を設けるよ
うにした請求項１に記載のデータ・マルチプレックス方
式。
【請求項３】該制御パルスは各フリップ・フロップの
リセット端子（Ｒ）に並列に入力され、これにより該フ
リップ・フロップは該制御パルスのハイレベルにて入力
データを出力し、ローレベルにて入力データを出力しな
いようにリセットを行う請求項１又は２に記載のデータ
・マルチプレックス方式。
【請求項４】該マルチプレックス部は多入力のＯＲゲ
ートで構成される請求項１に記載のデータ・マルチプレ
ックス方式。
【請求項５】該制御パルスの周期は多重度ｎの１／ｎ
周期に設定される請求項１乃至３項に記載のデータ・マ
ルチプレックス方式。
【請求項６】各ｎビット・シフトレジスタのフリップ
・フロップをｎビット単位で制御することによりバイト
・マルチプレックス多重を行うようにした請求項１に記
載のデータ・マルチプレックス方式。