JP2569498B2 - フリツプフロツプ - Google Patents
フリツプフロツプInfo
- Publication number
- JP2569498B2 JP2569498B2 JP61215128A JP21512886A JP2569498B2 JP 2569498 B2 JP2569498 B2 JP 2569498B2 JP 61215128 A JP61215128 A JP 61215128A JP 21512886 A JP21512886 A JP 21512886A JP 2569498 B2 JP2569498 B2 JP 2569498B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- serial
- control signal
- parallel
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シリアル・パラレル変換およびパラレル・
シリアル変換が選択して行えるフリップフロップに関す
る。本発明のフリップフロップは集積回路に形成するに
適し、このフリップフロップを多段接続してシリアル・
パラレルまたはパラレル・シリアル変換回路を構成す
る。
シリアル変換が選択して行えるフリップフロップに関す
る。本発明のフリップフロップは集積回路に形成するに
適し、このフリップフロップを多段接続してシリアル・
パラレルまたはパラレル・シリアル変換回路を構成す
る。
本発明は、大規模集積回路の入出力端子に接続され、
シリアル・パラレル変換とパラレル・シリアル変換とを
選択して行うフリップフロップにおいて、 セレクタゲートの代わりにトランスファゲートを用い
ることにより、 面積が縮小された集積回路で構成することができるよ
うにしたものである。
シリアル・パラレル変換とパラレル・シリアル変換とを
選択して行うフリップフロップにおいて、 セレクタゲートの代わりにトランスファゲートを用い
ることにより、 面積が縮小された集積回路で構成することができるよ
うにしたものである。
第３図に従来の一例を示す。セレクタ33でシリアル入
力またはパラレル入力を選択してフリップフロップ31の
入力とし、フリップフロップ31の出力にフリップフロッ
プ32を接続してシリアル・パラレル、パラレル・シリア
ル変換用フリップフロップを形成している。
力またはパラレル入力を選択してフリップフロップ31の
入力とし、フリップフロップ31の出力にフリップフロッ
プ32を接続してシリアル・パラレル、パラレル・シリア
ル変換用フリップフロップを形成している。
このような従来例回路は、セレクタを有するのでトラ
ンジスタ数が多くなり、面積が大きくなる欠点と、Ｄフ
リップフロップを動作させてＤフリップフロップにパラ
レル入力を保持する必要があるので制御が複雑になる欠
点がある。
ンジスタ数が多くなり、面積が大きくなる欠点と、Ｄフ
リップフロップを動作させてＤフリップフロップにパラ
レル入力を保持する必要があるので制御が複雑になる欠
点がある。
本発明は、このような欠点を除去するもので、セレク
タに代わる簡単な構成の要素を用いたフリップフロップ
を提供することを目的とする。
タに代わる簡単な構成の要素を用いたフリップフロップ
を提供することを目的とする。
本発明は、一端が第一の入力に接続され、第一の制御
信号により制御される第一のトランスファゲートと、こ
の第一のトランスファゲートの他端が入力に接続された
第一のインバータと、この第一のインバータの出力が入
力に接続された第二のインバータと、上記第一のトラン
スファゲートの他端に一端が接続され、この第二のイン
バータの出力に他端が接続され、第一の制御信号の反転
信号により制御される第二のトランスファゲートと、上
記第一のインバータの出力に一端が接続され、第一の制
御信号の反転信号により制御される第三のトランスファ
ゲートと、この第三のトランスファゲートの他端に入力
が接続された第三のインバータと、この第三のインバー
タの出力が一端に接続され、他端が第一の出力に接続さ
れ、第二の制御信号により制御される第五のトランスフ
ァゲートと、一端が第二の入力に接続され、他端が第一
の出力に接続され、第二の制御信号の反転信号により制
御される第六のトランスファゲートと、上記第五のトラ
ンスファゲートの他端が入力に接続された第四のインバ
ータと、上記第三のトランスファゲートの他端が一端に
接続され、この第四のインバータの出力が他端に接続さ
れ、第一の制御信号により制御される第四のトランスフ
ァゲートと、上記第四のインバータの出力に一端が接続
され、第三の制御信号の反転信号により制御される第七
のトランスファゲートと、この第七のトランスファゲー
トの他端に入力が接続され、出力が第二の出力に接続さ
れた第五のインバータと、この第五のインバータの出力
が入力に接続された第六のインバータと、この第六のイ
ンバータの出力に一端が接続され、他端が上記第七のト
ランスファゲートの他端に接続され、第三の制御信号に
より制御される第八のトランスファゲートとを備えたこ
とを特徴とする。
信号により制御される第一のトランスファゲートと、こ
の第一のトランスファゲートの他端が入力に接続された
第一のインバータと、この第一のインバータの出力が入
力に接続された第二のインバータと、上記第一のトラン
スファゲートの他端に一端が接続され、この第二のイン
バータの出力に他端が接続され、第一の制御信号の反転
信号により制御される第二のトランスファゲートと、上
記第一のインバータの出力に一端が接続され、第一の制
御信号の反転信号により制御される第三のトランスファ
ゲートと、この第三のトランスファゲートの他端に入力
が接続された第三のインバータと、この第三のインバー
タの出力が一端に接続され、他端が第一の出力に接続さ
れ、第二の制御信号により制御される第五のトランスフ
ァゲートと、一端が第二の入力に接続され、他端が第一
の出力に接続され、第二の制御信号の反転信号により制
御される第六のトランスファゲートと、上記第五のトラ
ンスファゲートの他端が入力に接続された第四のインバ
ータと、上記第三のトランスファゲートの他端が一端に
接続され、この第四のインバータの出力が他端に接続さ
れ、第一の制御信号により制御される第四のトランスフ
ァゲートと、上記第四のインバータの出力に一端が接続
され、第三の制御信号の反転信号により制御される第七
のトランスファゲートと、この第七のトランスファゲー
トの他端に入力が接続され、出力が第二の出力に接続さ
れた第五のインバータと、この第五のインバータの出力
が入力に接続された第六のインバータと、この第六のイ
ンバータの出力に一端が接続され、他端が上記第七のト
ランスファゲートの他端に接続され、第三の制御信号に
より制御される第八のトランスファゲートとを備えたこ
とを特徴とする。
シリアル・パラレル変換時は、シリアル用クロックに
よりシリアルデータを取り込んだ後に、シリアル・パラ
レル制御信号によりパラレル出力端子から出力する。ま
たパラレル・シリアル変換時は、パラレル・シリアル制
御信号により取り込んだ後に、シリアル用クロックより
シリアル出力端子から出力する。
よりシリアルデータを取り込んだ後に、シリアル・パラ
レル制御信号によりパラレル出力端子から出力する。ま
たパラレル・シリアル変換時は、パラレル・シリアル制
御信号により取り込んだ後に、シリアル用クロックより
シリアル出力端子から出力する。
以下、本発明の実施例回路を図面に基づいて説明す
る。
る。
第１図は第一実施例回路の構成を示す回路接続図であ
る。第２図は第二実施例回路の構成を示す回路接続図で
ある。
る。第２図は第二実施例回路の構成を示す回路接続図で
ある。
第一実施例回路は、インバータ１ないし６と、トラン
スファゲート７ないし14とを備え、第二実施例装置は、
第一実施例装置のインバータ２、３および５に代わりノ
アゲート２′、３′および５′を備える。
スファゲート７ないし14とを備え、第二実施例装置は、
第一実施例装置のインバータ２、３および５に代わりノ
アゲート２′、３′および５′を備える。
次に、第一および第二実施例装置の動作を説明する。
シリアル・パラレル変換は、第一制御信号端子20および
第一制御信号反転信号端子21からのシリアル用クロック
によりシリアルデータをシリアル入力端子15から取り込
んだ後に、第三制御信号端子24および第二制御信号反転
信号端子25からのシリアル・パラレル制御信号によりパ
ラレル出力端子18に出力することにより行われる。ま
た、パラレル・シリアル変換は、パラレル入力端子17の
パラレル信号を第二制御信号端子22および第二制御信号
反転信号端子23からのパラレル・シリアル制御信号によ
り取り込んだ後に、第一制御信号端子20および第一制御
信号反転信号端子21からのシリアル用クロックによりシ
リアル出力端子16に出力することにより行われる。
シリアル・パラレル変換は、第一制御信号端子20および
第一制御信号反転信号端子21からのシリアル用クロック
によりシリアルデータをシリアル入力端子15から取り込
んだ後に、第三制御信号端子24および第二制御信号反転
信号端子25からのシリアル・パラレル制御信号によりパ
ラレル出力端子18に出力することにより行われる。ま
た、パラレル・シリアル変換は、パラレル入力端子17の
パラレル信号を第二制御信号端子22および第二制御信号
反転信号端子23からのパラレル・シリアル制御信号によ
り取り込んだ後に、第一制御信号端子20および第一制御
信号反転信号端子21からのシリアル用クロックによりシ
リアル出力端子16に出力することにより行われる。
本発明実施例回路の応用例を第４図に示す。この図の
フリップフロップに付された番号は第１図および第２図
に付された番号と一致する。この応用例ではデータバス
とはパラレルデータが授受され、入出力端子とはシリア
ルデータが授受される。集積回路では、入出力端子の個
数に制約があり、シリアルデータとして入出力される。
この応用例では、フリップフロップが縦続接続されてシ
リアル入出力端子に接続され、それぞれのフリップフロ
ップにはパラレルデータの１ビットが入出力する。
フリップフロップに付された番号は第１図および第２図
に付された番号と一致する。この応用例ではデータバス
とはパラレルデータが授受され、入出力端子とはシリア
ルデータが授受される。集積回路では、入出力端子の個
数に制約があり、シリアルデータとして入出力される。
この応用例では、フリップフロップが縦続接続されてシ
リアル入出力端子に接続され、それぞれのフリップフロ
ップにはパラレルデータの１ビットが入出力する。
本発明は、以上説明したように、少ないゲート数と小
さい面積の集積回路でシリアル・パラレル、パラレル・
シリアル変換用フリップフロップを実現することができ
る効果がある。
さい面積の集積回路でシリアル・パラレル、パラレル・
シリアル変換用フリップフロップを実現することができ
る効果がある。
第１図は本発明第一実施例装置の構成を示すブロック構
成図。 第２図は本発明第二実施例装置の構成を示す回路接続
図。 第３図は従来例の構成を示す回路接続図。 第４図は応用例の構成を示すブロック構成図。 １〜６、34、35……インバータ、２′、３′、５′……
ノアゲート、７〜14……トランスファゲート、15……シ
リアル入力端子、16……シリアル出力端子、17……パラ
レル入力端子、18……パラレル出力端子、19……リセッ
ト信号端子、20……第一制御信号（シリアル用クロッ
ク）端子、21……第一制御信号反転信号端子、22……第
二制御信号（パラレル・シリアル制御信号）、23……第
二制御信号反転信号端子、24……第三制御信号（シリア
ル・パラレル制御信号）、25……第三制御信号反転信号
端子、31、32……フリップフロップ、33……セレクタ、
34、35……インバータ、36……パラレル・シリアル選択
信号端子、37……シリアル・パラレル制御信号端子、38
……クロック端子。
成図。 第２図は本発明第二実施例装置の構成を示す回路接続
図。 第３図は従来例の構成を示す回路接続図。 第４図は応用例の構成を示すブロック構成図。 １〜６、34、35……インバータ、２′、３′、５′……
ノアゲート、７〜14……トランスファゲート、15……シ
リアル入力端子、16……シリアル出力端子、17……パラ
レル入力端子、18……パラレル出力端子、19……リセッ
ト信号端子、20……第一制御信号（シリアル用クロッ
ク）端子、21……第一制御信号反転信号端子、22……第
二制御信号（パラレル・シリアル制御信号）、23……第
二制御信号反転信号端子、24……第三制御信号（シリア
ル・パラレル制御信号）、25……第三制御信号反転信号
端子、31、32……フリップフロップ、33……セレクタ、
34、35……インバータ、36……パラレル・シリアル選択
信号端子、37……シリアル・パラレル制御信号端子、38
……クロック端子。
Claims (1)
- 【請求項１】一端が第一の入力（15）に接続され、第一
の制御信号（Ｃ）により制御される第一のトランスファ
ゲート（７）と、 この第一のトランスファゲートの他端が入力に接続され
た第一のインバータ（１）と、 この第一のインバータの出力が入力に接続された第二の
インバータ（２）と、 上記第一のトランスファゲートの他端に一端が接続さ
れ、この第二のインバータの出力に他端が接続され、第
一の制御信号の反転信号（）により制御される第二の
トランスファゲート（８）と、 上記第一のインバータの出力に一端が接続され、第一の
制御信号の反転信号（）により制御される第三のトラ
ンスファゲート（９）と、 この第三のトランスファゲートの他端に入力が接続され
た第三のインバータ（３）と、 この第三のインバータの出力が一端に接続され、他端が
第一の出力に接続され、第二の制御信号（Ｐ）により制
御される第五のトランスファゲート（12）と、 一端が第二の入力（17）に接続され、他端が第一の出力
（16）に接続され、第二の制御信号の反転信号（）に
より制御される第六のトランスファゲート（11）と、 上記第五のトランスファゲートの他端が入力に接続され
た第四のインバータ（４）と、 上記第三のトランスファゲートの他端が一端に接続さ
れ、この第四のインバータの出力が他端に接続され、第
一の制御信号により制御される第四のトランスファゲー
ト（10）と、 上記第四のインバータの出力に一端が接続され、第三の
制御信号の反転信号（）により制御される第七のトラ
ンスファゲート（13）と、 この第七のトランスファゲートの他端に入力が接続さ
れ、出力が第二の出力（18）に接続された第五のインバ
ータ（５）と、 この第五のインバータの出力が入力に接続された第六の
インバータ（６）と、 この第六のインバータの出力に一端が接続され、他端が
上記第七のトランスファゲートの他端に接続され、第三
の制御信号（Ｌ）により制御される第八のトランスファ
ゲート（14）と を備えたフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215128A JP2569498B2 (ja) | 1986-09-12 | 1986-09-12 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215128A JP2569498B2 (ja) | 1986-09-12 | 1986-09-12 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370620A JPS6370620A (ja) | 1988-03-30 |
| JP2569498B2 true JP2569498B2 (ja) | 1997-01-08 |
Family
ID=16667187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215128A Expired - Lifetime JP2569498B2 (ja) | 1986-09-12 | 1986-09-12 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569498B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664599U (ja) * | 1979-10-18 | 1981-05-30 | ||
| JPS57116424A (en) * | 1981-01-13 | 1982-07-20 | Toshiba Corp | Parallel-to-serial converting circuit |
| JPS616472A (ja) * | 1984-06-20 | 1986-01-13 | Hitachi Ltd | リ−ク装置 |
| JPS6120080A (ja) * | 1984-07-09 | 1986-01-28 | Fuji Electric Co Ltd | 電子写真用感光体の異常検知装置 |
| JPS6143815A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 初期設定方式 |
-
1986
- 1986-09-12 JP JP61215128A patent/JP2569498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370620A (ja) | 1988-03-30 |
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