JP2007110604A - 画像形成装置 - Google Patents
画像形成装置 Download PDFInfo
- Publication number
- JP2007110604A JP2007110604A JP2005301570A JP2005301570A JP2007110604A JP 2007110604 A JP2007110604 A JP 2007110604A JP 2005301570 A JP2005301570 A JP 2005301570A JP 2005301570 A JP2005301570 A JP 2005301570A JP 2007110604 A JP2007110604 A JP 2007110604A
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial
- image forming
- forming apparatus
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Facsimiles In General (AREA)
Abstract
【課題】多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供する。
【解決手段】制御信号をシリアル通信で転送しパラレル変換して所要の装置の制御を行う画像形成装置であって、制御信号を生成する制御部と、シリアル通信でデータを転送するためのデータ線104と、制御部で生成した制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、送信部より送信されたシリアルデータを、データ線を介し同期クロックに同期して受信を行う受信部と、受信部において、シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段41〜44と、を備えた画像形成装置により前記課題を解決する。
【選択図】図1
【解決手段】制御信号をシリアル通信で転送しパラレル変換して所要の装置の制御を行う画像形成装置であって、制御信号を生成する制御部と、シリアル通信でデータを転送するためのデータ線104と、制御部で生成した制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、送信部より送信されたシリアルデータを、データ線を介し同期クロックに同期して受信を行う受信部と、受信部において、シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段41〜44と、を備えた画像形成装置により前記課題を解決する。
【選択図】図1
Description
本発明は、メカトロなどの制御信号をシリアル通信によって転送しブロックの所要の装置を制御する画像形成装置に関するものである。
シリアル通信によるメカトロ制御の手法はいくつかあり、例えば、特許文献1や特許文献2のようなものがある。
特許文献2のような従来のシリアル通信によるメカトロ制御の手法は、装置全体のメイン制御部から各ブロックの制御信号生成部の間をシリアル通信にしてコマンドデータまたはタイミングデータとして転送している。そして、各ブロックの制御信号生成部はシリアル通信で受信したデータを元に制御信号を生成して制御を行うものがある。また、メイン制御部から各ブロックの制御部をバス接続して、各ブロックの制御信号をシリアル通信で転送して装置全体を制御するものがある。
以下、図6、図7により従来のシリアル通信によるメカトロ制御装置について説明する。図6は従来の画像形成装置における制御系の構成を示した図である。
図6において、101はメイン制御部で、CPU101a、ROM101b、RAM101c、周辺ブロック(タイマー、割込み等)101dで構成される。CPU101aはROM101b内部の制御プログラムを順次読み出して実行する。このときのワークメモリとしてRAM101cを使用する。
102はモータ制御部で、102aはDCモータ制御を行う信号を生成し、102bはステッピングモータ制御を行う信号を生成する。
103はシリアルIO制御部で、前記モータ制御部102の出力信号をシリアルデータに変換して出力する。103aはモータ制御部102から入力されるパラレル信号をシリアル信号に変換するパラシリ変換部で、103bはシリアルデータをシリアル送信ライン104に送る送信部である。
104はシリアル送信線で、データ線とクロック線で構成される。クロック線はデータ線の同期クロックを送る線で、受信側はこのクロック同期でシリアルデータを受信する。図3はシリアル送信ライン104上のシリアルデータの1セットの通信フォーマットで、CPU101aから指定された時間間隔で1セットの通信を繰り返す。
105はシリアル通信の受信側で、105aはシリアルデータ受信部で、105bはシリアルデータをパラレルデータに変換するシリパラ変換部である。105cは信号出力部でパラレルデータをモータの制御信号として出力し制御信号106を制御する。
107、108、109、110は、103〜106と同様の構成で、制御信号110を制御するためのものである。
次にシリアル通信の受信側105の内部について説明する。図7は従来のシリアル受信部の1部の構成を示した図である。同期クロックによって動作し、受信したシリアルデータをシリアル−パラレル変換部200でパラレルデータに変換する。所定の通信が終わり、イネーブル信号をパラレルデータのデータ幅数のフリップフロップ201が受け取るとシリアルデータは更新され、データ出力となる。
特開2003−224552号公報
特開10−190900号公報
図6に示すような従来例の構成にすると、制御信号が増えれば、シリアルデータのデータ数も増加し、それに伴いシリアルデータ受信部でシリアルパラレル変換されたパラレルデータのビット幅も増加した。そのため、実際にシリアルデータを受信するためのASIC等を開発する際、パラレルデータに変換したデータを出力するデータ出力用のピン数が増加した。このとき、パラレルデータを出力するタイミングでパラレルデータ出力ピンの信号が一度に多く変化するとその瞬間的に発生する消費電力は大きくなる。また、ASIC開発でも、電源、グランドピンを増やさなくてはならないという問題も生じることがあった。
本発明は、このような状況のもとでなされたもので、多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供することを課題とする。
前記課題を解決するため、本発明では、画像形成装置を次の(1)のとおりに構成する。
(1)制御信号をシリアル通信で転送しパラレル変換して所要の装置の制御を行う画像形成装置であって、前記制御信号を生成する制御部と、
シリアル通信でデータを転送するためのデータ線と、前記制御部で生成した前記制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、前記送信部より送信された前記シリアルデータを、前記データ線を介し前記同期クロックに同期して受信を行う受信部と、
前記受信部において、前記シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段と、を備えた画像形成装置。
シリアル通信でデータを転送するためのデータ線と、前記制御部で生成した前記制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、前記送信部より送信された前記シリアルデータを、前記データ線を介し前記同期クロックに同期して受信を行う受信部と、
前記受信部において、前記シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段と、を備えた画像形成装置。
本発明によれば、多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供することができる。また、ASICなどの電源、グランド用のピンを増やすことなく多くのパラレルデータ出力用のピンを持つことが可能である。
以下本発明を実施するための最良の形態を実施例により詳しく説明する。
実施例1である“画像形成装置”を図2、図1、図3を用いて説明する。図2は図6に示した従来例とシリアル受信部が異なる。なお、300、301のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
図1は図2におけるシリアル受信部300、および301の内部構造を示す図である。図3はシリアル通信における信号の波形(フォーマット)を示す図である。
シリアルIO制御部103と、シリアル受信部300を例に動作の説明をする。なお、シリアルIO制御部107と、シリアル受信部301も同様の動作を行う。
送信部103bによってシリアルデータが送出され、シリアルデータ送信線104を介してシリアル受信部300がシリアルデータを受信する。なお、シリアルデータ送信で送られるシリアルデータは8ビット分とし、このデータを送信するフォーマット例が図3である。スタートビット受信に続いてパラレル変換を行うデータである、Data0〜Data7が送信され、ストップビットを受信することで一回の通信の終了とする。なお、送信はパラレルデータのLSBファーストで送信される。図3の場合はパラレルデータ、“01000100”が送信されていることになる。
シリアル受信部300の内部構成を示した図1に示すように、前記シリアル送信線104を介して受信したシリアルデータはシリアル−パラレル変換部400に入力される。同時に、シリアル−パラレル変換制御部401にも入力される。前記シリアル−パラレル変換制御部401において、スタートビットを検知する。その後、所定のデータ数(この例では8ビット)を受信したらイネーブル信号402を生成し、シリアル−パラレル変換部400の各出力につながるフリップフロップ40群にパラレルデータが入力される。これによりData0〜Data7を受信する。
また、Data4〜Data7側にはもう一段のフリップフロップ41ないし44が出力端の手前に付加されている。これによりData0〜Data3とData4〜Data7は同期クロック1クロック周期分遅れてデータ出力に反映される。これによりデータ出力が一度に変化するビット数が最大半分となり、その時に発生する瞬間的な消費電力は軽減する。なお、本実施例1においては、データ出力は2回に分けているが、3回以上に分ければその効果は増大する。また、データ出力のビット幅が増えるほどその効果は大きくなる。
以上説明したように、本実施例によれば、多くのパラレルデータが一度に変化しても、それに伴い瞬間的に必要となる消費電力を抑えることが可能な画像形成装置を提供することができる。また、ASICなどの電源、グランド用のピンを増やすことなく多くのパラレルデータ出力用のピンを持つことが可能である。
実施例2である“画像形成装置”を図2、図4を用いて説明する。
なお、シリアル信号は実施例1と同じ図3の条件とする。300、301のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
なお、シリアル信号は実施例1と同じ図3の条件とする。300、301のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
図4はシリアル受信部300の内部構成を示す図である。図示のように、前記シリアル送信線104を介して受信したシリアルデータはシリアル−パラレル変換部600に入力される。同時に、シリアル−パラレル変換制御部601にも入力される。前記シリアル−パラレル変換制御部601において、スタートビットを検知した後、所定のデータ数(この例では8ビット)を受信したらイネーブル信号602を生成する。このイネーブル信号602によりシリアル−パラレル変換部600の出力につながるフリップフロップ60群にパラレルデータが入力される。
603から610は3to1セレクタである。セレクタ603〜セレクタ610により、どのタイミングの出力を行うか選べるようになっている。セレクト信号生成部611の8ビット幅の入力となるセレクタ設定信号は、各ビットがそれぞれのセレクタに対応する。よって、セレクタ設定信号の0か1かは、シリアルパラレル変換部600の各出力に直接つながるフリップフロップ60群の後に、フリップフロップ61ないし68をもう一段使ったタイミングで出力するか否かを選択する信号になる。これにより、シリアル−パラレル変換部600の出力のグループ化、もしくは、一度に変化するデータ数を任意に設定することが可能である。
実施例3である“画像形成装置”を図2、図5を用いて説明する。
なお、シリアル信号は実施例1と同じ図3の条件とする。300、301のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
なお、シリアル信号は実施例1と同じ図3の条件とする。300、301のシリアル受信部は同一の物とする。その他の構成は従来例と同じであることから詳細の説明は省略する。
シリアル受信部300の内部構成を示した図5に示すように、前記シリアル送信線104を介して受信したシリアルデータはシリアル−パラレル変換部700に入力される。同時に、シリアル−パラレル変換制御部701にも入力される。前記シリアル−パラレル変換制御部701において、スタートビットを検知する。その後、所定のデータ数(この例では8ビット)を受信したらイネーブル信号702を生成し、シリアル−パラレル変換部700の出力につながるフリップフロップ70群にパラレルデータが入力される。
イネーブル信号生成部703は、前回の通信の場合と出力データData0〜Data7が異なるビットのビット数をカウントする。その数が所定数例えば5個を超えたら前記カウントしたビット数の半分3個に対しイネーブル信号を生成し、2段目のフリップフロップ704ないし711のうちの3個にパラレルデータが入力する。その1クロック周期時間後に、残りのフリップフロップに対しイネーブル信号を生成し、2段目のフリップフロップ704ないし711における残りの5個にパラレルデータが入力する。
その際、前記出力結果が変化するビットに対してのみ出力タイミングをずらすようにしてもよい。
その際、前記出力結果が変化するビットに対してのみ出力タイミングをずらすようにしてもよい。
これにより、動的に変化する信号数をみて瞬間的に発生する消費電力が大きくなりそうな場合にだけ消費電力を抑制することが可能である。
41〜44 フリップフロップ
101 メイン制御部
104 シリアルデータ送信線
300 シリアル受信部
400 シリアル−パラレル変換部
101 メイン制御部
104 シリアルデータ送信線
300 シリアル受信部
400 シリアル−パラレル変換部
Claims (6)
- 制御信号をシリアル通信で転送しパラレル変換して所要の装置の制御を行う画像形成装置であって、
前記制御信号を生成する制御部と、
シリアル通信でデータを転送するためのデータ線と、
前記制御部で生成した前記制御信号をシリアルデータとして、同期クロックに同期して前記データ線を介し送信を行う送信部と、
前記送信部より送信された前記シリアルデータを、前記データ線を介し前記同期クロックに同期して受信を行う受信部と、
前記受信部において、前記シリアルデータをパラレル変換し、制御信号をパラレルに出力する際に、それぞれのパラレルデータの出力タイミングをずらして出力する出力タイミング調整手段と、
を備えたことを特徴とする画像形成装置。 - 請求項1に記載の画像形成装置において、
前記前記タイミング調整手段は、前記受信部からパラレルデータを出力する際に、前記パラレルデータを数ビット毎に出力タイミングをずらすことを特徴とする画像形成装置。 - 請求項2に記載の画像形成装置において、
前記出力タイミング調整手段は、パラレルデータを出力するタイミングを複数のグループ毎に設定することを特徴とする画像形成装置。 - 請求項1に記載の画像形成装置において、
前記出力タイミング調整手段は、前記受信部からパラレルデータを出力する際に、前回の通信の場合と出力結果が変化するビット数を数え所定の数より多かった場合に数ビット毎に出力タイミングをずらすことを特徴とする画像形成装置。 - 請求項4に記載の画像形成装置において、
出力タイミング調整手段は、前記受信部からパラレルデータを出力する際に、前記出力結果が変化するビットに対してのみ出力タイミングをずらすことを特徴とする画像形成装置。 - 請求項4または5に記載の画像形成装置において、
前記所定の数を変更することが可能なことを特徴とする画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005301570A JP2007110604A (ja) | 2005-10-17 | 2005-10-17 | 画像形成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005301570A JP2007110604A (ja) | 2005-10-17 | 2005-10-17 | 画像形成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007110604A true JP2007110604A (ja) | 2007-04-26 |
Family
ID=38036078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005301570A Withdrawn JP2007110604A (ja) | 2005-10-17 | 2005-10-17 | 画像形成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007110604A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010206454A (ja) * | 2009-03-03 | 2010-09-16 | Nippon Telegr & Teleph Corp <Ntt> | Tcp接続方法、呼制御装置及び通信システム |
-
2005
- 2005-10-17 JP JP2005301570A patent/JP2007110604A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010206454A (ja) * | 2009-03-03 | 2010-09-16 | Nippon Telegr & Teleph Corp <Ntt> | Tcp接続方法、呼制御装置及び通信システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7310057B2 (en) | Latch clock generation circuit and serial-parallel conversion circuit | |
US20100017553A1 (en) | Interface between a twin-wire bus and a single-wire bus | |
US20080052430A1 (en) | Integrated Circuit Device and Signal Transmission System | |
JP2009171578A (ja) | 高速直列−並列変換システム及び方法 | |
US8593313B2 (en) | Parallel-to-serial conversion circuit, information processing apparatus, information processing system, and parallel-to-serial conversion method | |
JP2010098561A (ja) | 直列信号の受信装置、直列伝送システムおよび直列伝送方法 | |
JP2001352318A (ja) | 送信回路とその方法、受信回路とその方法およびデータ通信装置 | |
JP2007110604A (ja) | 画像形成装置 | |
JP2004032217A (ja) | パラレル・シリアル変換回路、シリアルデータ生成回路、同期信号生成回路、クロック信号生成回路、シリアルデータ送信装置、シリアルデータ受信装置およびシリアルデータ伝送システム | |
JP2006304011A (ja) | インタフェース回路 | |
JP5522372B2 (ja) | 受信回路 | |
JP2005237163A (ja) | モータ駆動装置 | |
JP4464605B2 (ja) | 光送信装置及びそれに用いられる符号変換回路 | |
WO2010109668A1 (ja) | 位相調整方法、データ転送装置およびデータ転送システム | |
JP2007096660A (ja) | 画像形成装置 | |
US6545617B1 (en) | Asynchronous serial data receiving device and asynchronous serial data transmitting device | |
JP2011061506A (ja) | 画像形成装置の通信方式 | |
JP5378765B2 (ja) | データ転送システム | |
JPH06103025A (ja) | 高速論理lsi | |
WO2008044486A1 (fr) | Appareil de communication multi-station | |
JP4945800B2 (ja) | デマルチプレクサ回路 | |
JP2004247856A (ja) | データ受信装置及びデータ送受信方法 | |
JP2007025880A (ja) | データ転送方式 | |
KR20050026058A (ko) | 패킷 신호 프로세싱 아키텍쳐 | |
KR100622943B1 (ko) | 자동적으로 타이밍 스펙 제어가 가능한 컨트롤러 및 그타이밍 스펙 제어방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20090106 |