KR100602585B1

KR100602585B1 - 반도체장치

Info

Publication number: KR100602585B1
Application number: KR1020050014577A
Authority: KR
Inventors: 히로시 이시야마
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2004-03-01
Filing date: 2005-02-22
Publication date: 2006-07-19
Also published as: KR20060030459A; CN1665144A; CN100521551C; JP3773941B2; US7320097B2; JP2005252348A; US20050206535A1

Abstract

본 발명에 있어서, 시프트클록의 주파수를 데이터라인의 주파수까지 저감시켜 저소비전력화를 꾀하는 시리얼/패러렐변환회로가 개시된다. 본 발명에 의하면, 초기 단계에 전송개시신호(STPO)가 입력되고 입력된 시프트클록에 의해 전송개시신호를 순차전송하는 시프트레지스터(FF1 내지 FFn), 시프트레지스터에서 순차출력되는 신호를 래치클록으로 하여 받아 데이터라인에 시리얼로 공급되는 데이터신호를 래치하는 복수의 래치회로(LT1 내지 LTn), 플립플롭에 공급되는 시프트클록(CLKO)과 플립플롭의 출력신호를 적어도 받아 상기 플립플롭의 출력신호가 활성상태인 경우 상기 플립플롭에 공급되는 시프트클록이 비활성상태로 천이될 때 상기 플립플롭을 리셋하고 상기 플립플롭의 출력신호를 비활성상태로 하는 제어회로(Con1, Con2)를 가지고 서로 전후하는 플립플롭은 클록라인에 의해 공급되는 시프트클록의 상승과 하강엣지의 일방과 타방을 이용해 데이터단자로 입력되는 신호를 샘플출력하여 시프트클록은 데이터신호전송주파수의 1/2주파수로 동작하는 구성으로 된다.

시프트클록주파수, 데이터신호전송주파수, 시리얼/패러렐변환회로

Description

반도체장치{Semiconductor device}

도 1은 본 발명의 일 실시예의 회로구성을 보여주는 도면이다.

도 2(a),(b)는 본 발명의 일 실시예의 제어회로(Con1, Con2)의 구성예를 보여주는 도면이다.

도 3(a),(b)는 본 발명의 일 실시예의 제어회로의 동작의 일 예를 보여주는 타이밍도이다.

도 4는 본 발명의 일 실시예의 동작의 일 예를 보여주는 타이밍도이다.

도 5는 본 발명의 다른 실시예의 회로구성을 보여주는 도면이다.

도 6은 본 발명의 다른 실시예의 동작의 일 예를 보여주는 타이밍도이다.

도 7은 종래의 시리얼/패러렐변환회로의 전형적인 구성의 일 예를 보여주는 도면이다.

도 8은 도 7의 회로의 동작의 일 예를 보여주는 타이밍도이다.

*도면의 주요부분에 대한 부호의 설명*

Cont : 제어클록 Con1, Con2 : 제어회로

FF1, FF2, FF3, FFn : D형플립플롭 INV : 인버터

11, 21, 26 : 인버터 12, 14, 22, 24 : NOR회로

13, 15, 23, 25 : NAND회로

본 발명은 반도체장치에 관한 것이고, 특히 시리얼/패러렐변환회로에 관한 것이다.

반도체장치는 저전압구동, 저소비전력화, 및 고동작주파수화가 요구되고 있다. 특히, 휴대기구 등에 사용되는 반도체장치에 대해서는 저소비전력에 더해 처리데이터량의 증가에 따른 고속동작화가 요구되고 있다.

그러나, 이런 요구는 트레이드오프의 관계에 있다. 즉, 소비전력의 향상을 꾀하면, 동작스피드는 늦어지고 동작스피드의 향상을 꾀하면 소비전력은 증가한다.

도 7은 종래의 시리얼/패러렐변환회로에 대한 하나의 전형예를 설명하기 위한 도면이다. 도 7을 참조하여 종래회로에 대해 설명한다. 도 7에 있어서, 종속형태로 접속된 복수(n개)의 플립플롭(FF1 내지 FFn)은 리셋기능이 있는 D형플립플롭이고, 시프트레지스터를 구성하고 있다. LT1 내지 LTn은 D형래치(Latch)인 데이터레지스터를 구성하고 있다. n개의 래치(LT1 내지 LTn)는 시프트래지스터를 구성하는 플립플롭(FF1 내지 FFn)의 데이터출력단자(Q)에서 각각 출력된 데이터취입신호(S1 내지 Sn)를 클록입력단자(C)에 받고 제어클록(CONT)에서 출력된 데이터(DOn)를 데이터입력단자(D)에 받아 샘플하고 데이터출력단자(Q)에서 출력(O1 내지 On)으로 하여 패러렐출력한다. 즉, 도 7에 있어서, 제어클록(CONT)에서 출력된 데이터(DOn)는 k비트폭(k는 1이상의 양의 정수)이 된다. k가 2이상일 때, k비트의 데이터를 패 러렐로 입력하는 래치(LT1)는 k개로 1세트를 이루고 있다(동일하게 래치(LT2,…LTn)도 각각이 k개로 1세트를 이루고 있다). 제어클록(CONT)은 데이터전송개시펄스(STP), 데이터입력(Dn, k비트), 전송클록신호(CLK), 리셋신호(RES)를 입력하고 클록신호(CLK)에 동기하여, 데이터전송개시펄스(STPO)를 출력하고 시프트클록(CLKO), 데이터출력(DOn)을 출력한다.

데이터전송개시펄스(STP)가 입력되면, 시프트클록(CLKO)에 의해 시프트레지스터(FF1 내지 FFn)가 동작하고 데이터취입신호(S1 내지 Sn)를 생성한다. 데이터전송개시펄스(STP)에 타이밍을 맞춰 입력되는 데이터(Dn)는 시프트레지스터에 의해 생성된 데이터취입신호(S1 내지 Sn)에 의해 데이터레지스터(LT1 내지 LTn)로 샘플출력된다.

도 8은 도 7에 개시된 회로의 동작타이밍을 보여주는 도면이다. 이하에서는, 도 8을 참조하여 도 7의 회로동작을 개략적으로 설명한다. 시프트레지스터를 구성하는 D형플립플록(FF1)은 데이터전송개시펄스(STPO)의 하이레벨출력을 클록(CLKO)의 하강에서 샘플하여, 하이레벨의 데이터취입신호(S1)를 출력하고, 다음 싸이클 클록(CLKO)의 하강에서 샘플하여 로어레벨의 데이터취입신호(S1)를 출력한다. 이 후, 데이터전송개시펄스(STPO)는 다음 단계이후의 플립프롭(FF2 내지 FFn) 내에 전송된다.

데이터취입신호(S1)가 하이레벨기간인 경우, D형래치(LT1)는 데이터입력단자(D)에 입력된 데이터를 통해 출력하고 데이터취입신호(S1)가 로어레벨로 천이하면, 그 직전의 데이터를 보지출력한다. 이상에 의해 시리얼데이터(D11 내지 D1n)는 래 치의 출력(O1 내지 O1n)에 의해 패러렐로 출력된다.

도 8에 개시된 바와 같이, 도 7에 보여진 회로의 최대동작주파수는 데이터취입클록(S1 내지 Sn)을 생성하는 시프트레지스터(FF1 내지 FFn)의 시프트클록(CLKO)의 주파수로 되고 시프트클록전파용의 클록라인의 주파수는 데이터라인에서의 데이터신호(Dn)의 전송주파수(전송레이트)로 된다. 또한, 데이터라인상에서의 데이터신호의 전송을 전송용클록의 상승과 하강의 양 엣지(더블데이터루트)를 이용하여 행하는 경우, 시프트클록(CLKO)의 주파수는 데이터라인의 전송클록의 2배로 된다.

본래 데이터전송을 목적으로 한 회로에 있어서, 목적동작이상의 동작스피드가 필요한 신호선을 가지는 것은 회로의 최대동작주파수의 저하, 소비전력의 증감으로 된다.

특히, 취입회로가 많은 시리얼/패러렐변환회로의 경우에는 신호배선거리가 길어져 배선부하가 커진다. 이 때문에 도 7의 클록라인과 같이 동작스피드가 높은 신호라인을 가지는 것은 저전압구동, 동작주파수, 소비전력에 대해서도 불리하다.

또한, 저소비전력의 시프트레지스터로서, 기억회로가 직렬접속된 시프트레지스터에 있어서, 홀수번호의 기억회로내의 게이트회로는 클록신호의 하이레벨에서 도통하고, 짝수번호의 기억회로내의 게이트회로는 클록신호의 로어레벨에서 도통하며, 게이트회로가 차단되어 있을 때에는 입력된 데이터를 래치하여 출력하고 클록주기가 반주기마다 동작하기 때문에 클록신호의 주파수를 반분할 수 있도록 한 구성이 알려져 있다(예컨대, 일본공개특허공보 제2003-115194호(특허문헌 1), 제 4 내지 5쪽, 도 1).

또한, 시프트레지스터의 동작주파수를 입력주파수의 1/2에서 동작하고 각 1/2의 주파수에 의해 시프트레지스터를 동작시켜, 전력소비의 감소, 노이즈를 저감하도록 한 구성도 알려져 있다(예컨대, 일본공개특호공보 제10-232656호(특허문헌2), 3 내지 4쪽, 도 1).

본 발명은 저소비전력화와 고속동작 모두를 꾀하는 구성을 예의 연구한 결과, 상기 특허문헌 1, 2 등에 기재된 구성과는 전혀 별개의 구성을 창안하기에 이르렀다.

즉, 본 발명의 목적은 저소비전력화를 꾀함과 동시에 고속동작을 실현하는 신규한 구성의 반도체회로를 제공하는 것에 있다.

본원에서 개시된 발명은 상기 목적을 달성하기 위해, 개략적으로 말하면, 데이터취입클록을 생성하는 시프트레지스터의 시프트클록의 주파수를 입력클록의 1/2로 분주하고 데이터신호의 전송주파수의 1/2의 주파수에서 동작시키도록 한 것이다.

보다 상세하게는 본 발명의 일면에 따른 시리얼/패러렐변환회로는 종속접속된 복수의 플립플롭을 가지고, 초기 단계의 플립플롭에는 전송개시신호가 입력되고 입력되는 시프트클록에 응답하여 상기 전송개시신호를 순차전송하는 시프트레지스터, 상기 복수의 플립플롭의 출력신호를 각각 데이터취입신호로 받아 데이터라인에 시리얼로 공급되는 데이터신호를 각각 상기 데이터취입신호에 따라 래치출력하는 복수의 래치회로, 및 상기 복수의 플립플롭에 대응하여 설계되고 각각이 상기 시프트클록과 대응하는 상기 플립플롭의 출력신호를 적어도 받아 대응하는 상기 플립플롭의 출력신호가 활성상태일 때 상기 시프트클록이 활성상태에서 비활성상태로 되면 대응하는 상기 플립플롭의 상태를 이 출력신호가 비활성상태로 되도록 설정하여 상기 출력신호의 펄스폭의 제어를 행하는 복수의 제어회로를 구비하며, 상기 시프트클록의 주파수는 데이터전송주파수보다도 낮게 설정된다.

본 발명의 일면에 따른 시리얼/패러렐변환회로는 복수의 플립플롭을 가지고 초기 단계의 플립플롭의 데이터입력단자에는 전송개시를 제어하는 전송개시펄스신호가 입력되고 다음 단계 이후의 플립플롭의 데이터입력단자에는 전단계의 플립플롭의 출력신호가 입력되고 클록라인에 의해 상기 복수의 플립플롭의 클록단자에 공통으로 입력되는 시프트클록에 응답하여 상기 전송개시펄스신호를 순차전송하는 시프트레지스터, 및 상기 복수의 플립플롭의 각각의 출력단자에서 순차출력되는 전송개시펄스신호를 각각 데이터취입신호로 받고 데이터라인에 데이터입력단자가 공통으로 접속되고 상기 데이터라인에 시리얼로 전송된 데이터신호를 각각 상기 데이터취입신호에 기초해 래치하는 복수의 래치회로를 구비하고, 상기 시프트레지스터를 구성하는 복수의 플립플롭 중 서로 전후하는 플립플롭은 상기 클록라인에 의해 공급되는 시프트클록의 상승 및 하강엣지의 일방과 타방을 각각 이용하여 데이터입력단자로 입력되는 신호를 샘플출력하여 출력하고, 제어대상인 상기 플립플롭의 전단에 각각 설치되고 상기 플립플롭에 공급되는 시프트클록과 상기 플립플롭의 출력신호를 적어도 받아 상기 플립플롭의 출력신호가 활성상태일 때에 상기 플립플롭에 공급되는 시프트클록이 비활성상태로 천이할 경우 상기 플립플롭을 리셋하여 상기 플립플롭의 출력신호를 비활성상태로 하는 복수의 제어회로를 더 구비하고, 상기 시프트클록은 데이터전송주파수보다도 낮은 주파수로 된 구성으로 해도 좋다.

본 발명에 있어서, 상기 제어회로는 제어대상인 상기 플립플롭의 데이터입력단자에 공급되는 데이터신호, 상기 플립플롭의 출력신호, 상기 시프트클록에 기초하여 상기 시프트클록의 활성상태로의 천이를 받아 상기 플립플롭의 클록입력단자에 공급되는 클록을 생성하는 회로, 및 상기 플립플롭의 출력신호, 상기 시프트클록 및 상기 시프트레지스터의 리셋을 제어하는 리셋신호를 받아 상기 리셋신호가 비활성상태이고 상기 플립플롭의 출력신호가 활성상태일 때 상기 시프트클록이 비활성상태로 되면, 그리고 상기 리셋신호가 활성상태인 경우, 상기 플립플롭을 리셋하기 위한 신호를 생성하는 회로를 구비하고 있다.

본 발명에 있어서는 데이터전송용의 클록을 입력하여 분주하고 분주클록의 위상을 보정한 신호를 상기 시프트클록으로 하여 출력하는 분주회로를 구비하고 전송개시용의 펄스신호를 받아 상기 시프트레지스터의 초기 단계의 플립플롭의 데이터입력단자에 공급하는 상기 전송개시펄스신호를 출력하고 입력된 데이터신호를 상기 전송용클록에 기초해 상기 데이터라인에 시리얼로 공급하는 제어클록을 더 구비한 구성으로 해도 좋다.

(실시예)

본 발명에 대해서 더욱 상세히 설명하기 위해 첨부도면을 참조로 하여 실시예에 대해 이하에서 설명한다.

도 1은 본 발명을 실시하기 위한 최선의 일 실시형태의 구성을 보여주는 도면이다. 도 1을 참조하면, 본 실시형태의 시리얼/패러렐변환회로는 도 7에 보여지는 종래의 구성에 대해, 제어클록(CONT)내에, 시프트레지스터를 구성하는 복수의 D형플립플롭(FF1 내지 FFn)으로 공급되는 클록의 제어를 행하는 회로를 구비하고 또한 시프트레지스터(FF1 내지 FFn)의 제어를 실시하는 제1제어회로(Con1), 제2제어회로(Con2)를 구비하고 있다. 플립플롭(FF1 내지 FFn)의 각각의 플립플롭은 제어회로(Con1(제1제어회로))와 제어회로(Con2(제2제어회로)) 중 대응하는 제어회로에서의 데이터출력신호, 클록신호, 리셋신호를 각각 데이터입력단자(Q), 클록입력단자(C), 리셋단자(R)에 받아 데이터출력단자(Q)에서의 출력신호(S1 내지 Sn)를 각각 D형래치(LT1 내지 LTn)의 클록입력단자(C)에 출력함과 동시에 대응하는 제어회로에 공급한다. D형래치(LT1 내지 LTn)는 플립플롭(FF1 내지 FFn)의 출력신호(S1 내지 Sn)(데이터취입신호)에 응답해 데이터라인에 전송된 데이터신호를 래치하여 출력단자(Q)로부터 패러렐신호(O1 내지 On)로 출력한다. 즉, 도 1에 있어서, 제어클록(CONT)에서 출력된 데이터(DOn)는 k비트폭(k는 1이상의 양의 정수)으로 된다. k가 2이상일 때, k비트의 데이터를 패러렐로 입력하는 D형래치(LT1)는 k개로 1세트를 이루고 있다(동일하게 래치(LT2…LTn)도 각각이 k개로 1세트를 이루고 있다).

제어클록(CONT)에 있어서, 시프트레지스터(FF1 내지 FFn)의 클록제어로서, 제어클록(CONT)에 입력된 전송클록(CLK)을 분주회로(미도시)로 2분주한 클록(CLKO)을 생성한다. 그리고, 제어블록(CONT)은 시프트레지스터(FF1 내지 FFn)에 공급된 클록(CLKO)(시프트클록이라 함)에 따라 데이터전송개시펄스(STP)입력시에 위상의 보정을 행한다. 즉, 전송클록(CLK)을 2분주하는 분주회로(미도시)는 데이터전송개시펄스(STP)입력시에 분주클록(CLKO)이 하이레벨에서 시작하도록 설정된다.

제1제어회로(Con1)는 제1제어회로(Con1)의 제어를 받는 D형플립플롭(예를 들면, FF1, FF3 … 등)의 데이터출력단자(Q)에서의 출력신호를 입력하고, D형플립플롭의 출력단자(Q)가 액티브상태인 경우, 비액티브레벨의 시프트클록(CLK)의 입력시에 D형플립플롭의 리셋신호를 액티브상태로 하여 D형플립플롭의 초기화를 행한다. 리셋된 D형플립플롭의 출력단자(Q)는 비액티브상태로 설정된다.

제2의 제어회로(Con2)는 제2제어회로(Con2)의 제어를 받는 D형플립플롭(예를 들면, FF2, FF4, … 등)의 출력단자(Q)에서의 출력신호를 입력하고 D형플립플롭의 출력단자(Q)가 액티브상태인 경우, 비액티브레벨의 시프트클록(CLKO)의 입력시에 D형플립플롭의 리셋신호를 액티브상태로 하여 D형플립플롭의 초기화를 행한다.

본 발명의 일 실시형태에 의하면, 시프트레지스터(FF1 내지 FFn)의 클록라인의 동작주파수를 저하시킴으로써 회로의 동작주파수의 향상을 가능하게 하고 저소비전력화를 꾀할 수 있다. 또한, 클록라인의 동작주파수를 저하시킴으로써 저전압동작을 가능하게 한다. 이하, 제1, 제2의 제어회로(Con1, Con2)의 구성의 일 구체예(실시예)에 입각해 설명한다.

(제1실시예)

도 2(a), 도 2(b)는 각각 도 1의 제1, 제2제어회로(Con1, Con2)의 회로구성의 일 예를 보여주는 도면이다. 우선, 제어회로(Con1)에 대해 설명한다. 도 2(a)를 참조로 하면, 제어회로(Con1)는 클록입력단자(CLK)에 입력된 클록을 반전하는 인버 터(11), 데이터입력단자(D)에서의 신호 및 D형플립플롭(FF)의 출력단자(Q)의 출력신호를 입력으로 하는 NOR회로(12), 인버터(11)의 출력신호 및 D형플립플롭의 출력단자(Q)의 출력신호를 입력으로 하는 NAND회로(13), 인버터(11)의 출력신호 및 NOR회로(12)의 출력신호를 입력으로 하는 NOR회로(14), NAND회로(13)의 출력신호 및 리셋신호(RESB)를 입력으로 하는 NAND회로(15)를 구비하고, 데이터입력단자(D)에서의 신호는 제어를 받는 D형플립플롭(FF)의 데이터입력단자(D)에 입력되고, NOR회로(14)의 출력신호는 각 D형플립플롭(FF)의 클록입력단자(C)에 입력되고, NAND회로(15)의 출력신호는 D형플립플롭(FF)의 리셋입력단자(R)에 입력된다. 또한, 도 1에 보여지는 예에서는 제어클록(CONT)의 출력을 받는 제어회로(Con1)는 데이터입력단자(D)에 전송개시펄스(STPO), 클록입력단자(C)에 클록라인에서의 시프트클록(CLKO)을 입력하고, D형플립플롭(FF1)의 출력신호(Q)(출력신호(S1))를 귀환입력하고 있다. 또한 D형플립플롭(FF2)의 출력신호(S2)를 받는 제어회로(Con1)는 데이터입력단자(D)에 신호(S2), 클록입력단자(C)에 클록라인에서의 시프트클록(CLKO)을 입력하고 D형플립플롭(FF)의 출력신호(Q)(출력신호(S2))를 귀환입력하고 있다.

시프트레지스터의 초기화시 등 리셋신호(RESB)가 로어레벨일 경우, D형플립플롭(FF)은 리셋된다. 이하에서는 리셋신호(RESB)는 하이레벨인 것으로 된다.

도 2(a)에 있어서, 데이터입력단자(D)의 레벨이 하이레벨이고, D형플립플롭(FF)의 출력신호(Q)가 로어레벨일 경우, 클록신호(CLK)가 로어레벨에서 하이레벨로 천이하면 인버터(11)의 출력은 로어레벨로 되고 NOR회로(12)의 출력은 로어레벨로 되고, 2개의 입력도 로어레벨로 되는 NOR회로(14)의 출력은 하이레벨로 되고 D형플 립플롭(FF)은 데이터입력단자(D)의 레벨을 클록입력단자(C)의 로어레벨에서 하이레벨로의 엣지에서 샘플하여 출력하고 D형플립플롭(FF)의 출력신호(Q)가 하이레벨로 된다. 이 상태에서 클록신호(CLK)가 하이레벨에서 로어레벨로 천이하면 NAND회로(13)의 2개의 입력이 함께 하이레벨로 되고 출력은 로어레벨로 되고 NAND회로(15)의 출력은 로어레벨로 되고 NAND회로(15)의 출력은 로어레벨에서 하이레벨로 천이한다. NAND(15)회로의 출력을 리셋단자(R)에 입력하는 D형플립플롭(FF)은 리셋되고 출력단자(Q)를 로어레벨로 한다. 또한, NOR회로(12)의 출력이 로어레벨일 경우, 클록신호(CLK)의 로어레벨에서 하이레벨로의 천이에서 D형플립플롭(FF)은 데이터입력단자(D)의 신호를 샘플출력한다. 또한, D형플립플롭(FF)의 출력신호(Q)가 로어레벨이고 데이터입력단자(D)에 입력된 데이터가 로어레벨일 때 NOR회로(12)의 출력은 하이레벨로 되고 시프트클록의 반전신호를 받는 NOR회로(14)의 출력은 로어레벨로 된다. 즉, D형플립플롭(FF)의 출력신호(Q)가 로어레벨인 상태를 변화시키지 않는 경우에는, D형플립플롭(FF)의 클록공급을 행하지 않는다.

도 3(a)는 도 2(a)에 보여진 제어회로(Con1)와 이 제어회로(Con1)에 의해 제어된 D형플립플롭의 동작을 설명하기 위한 도면이다. D형플립플롭(FF)의 데이터입력단자(D)에 입력된 데이터의 하이레벨을 클록입력단자(C)의 상승엣지에서 샘플하여 출력단자(Q)가 하이레벨로 되고 이 경우 클록입력단자(C)의 로어레벨로의 천이에서 D형플립플롭의 리셋단자(R)는 하이레벨로 되어 리셋되고 이 출력신호(Q)는 로어레벨로 된다.

다음, 제어회로(Con2)에 대해서 설명한다. 도 2(b)를 참조하면, 제어회로 (Con2)는 클록입력단자(CLK)에 입력된 신호를 반전하는 인버터(21)의 출력을 다시 반전하는 인버터(26)를 구비하고 있는 것 이외에는 도 2(a)에 보여지는 구성과 동일하게 된다. 제어회로(Con2)는 데이터입력단자(D)에 입력된 신호를 클록입력단자(CLK)의 하이레벨에서 로어레벨로의 하강엣지에서 샘플하고 D형플립플롭(FF)의 출력신호(Q)가 하이레벨이고 클록입력단자(CLK)의 레벨이 하이레벨일 때 NAND회로(23)의 출력이 로어레벨로 되고 NAND회로(25)를 통해 D형플립플롭(FF)의 리셋단자(R)를 하이레벨로 하여 리셋한다.

도 3(b)는 도 2(b)에 보여지는 제어회로(Con2)와 이 제어회로(Con2)에 의해 제어된 D형플립플롭의 동작을 설명하기 위한 도면이다. D형플립플롭(FF)의 데이터입력단자(D)에 입력된 데이터의 하이레벨을 클록입력단자(C)의 하강엣지에서 샘플하여 출력단자(Q)가 하이레벨로 되고 이 때 클록입력단자(C)의 하이레벨로의 천이에서 D형플립플롭의 리셋단자(R)는 하이레벨로 되어 리셋되고 이 출력신호(Q)는 로어레벨로 된다.

도 4는 도 1에 보여진 본 실시예의 동작을 보여주는 타이밍도이다. 데이터전송개시펄스(STP)가 제어클록(CONT)에 입력되면 제어클록(CONT)내의 2분주회로(미도시)가 초기화되고 시프트레지스터(FF1 내지 FFn)에 공급되는 시프트클록(CLKO)의 위상이 보정된다.

입력클록(CLK)을 2분주한 시프트클록(CLKO)이 클록라인에서 시프트레지스터내의 제어회로(Con1, Con2)를 통해 플립플롭(FF1 내지 FFn)에 공급되어 시프트동작하고 플립플롭(FF1 내지 FFn)은 출력단자(Q)에서 데이터취입신호(S1 내지 Sn)를 생 성한다.

시프트레지스터를 구성하는 플립플롭(FF1 내지 FFn)은 제어회로(Con1, Con2)에 의해 생성되는 리셋신호로 출력신호(S1 내지 Sn)의 펄스폭이 제어된다.

전송개시펄스(STP)에 타이밍을 맞춰 입력된 데이터(Dn)는 시프트레지스터(FF1 내지 FFn)에 의해 생성된 데이터취입신호(S1 내지 Sn)에 의해 데이터레지스터(LT1 내지 LTn)에 취입된다.

본 실시예에 있어서, 시프트레지스터(FF1 내지 FFn)의 시프트클록(CLKO)의 주파수는 데이터전송주파수(클록(CLK)의 주파수)의 1/2로 되고 이에 의해 최대동작주파수가 떨어진다. 이 때문에 회로의 동작스피드는 향상될 수 있고 저전압에 의한 동작도 가능하게 된다. 또한 시프트레지스터의 클록라인의 동작률도 떨어질 수 있어 소비전력이 삭감된다.

다음으로 본 발명의 제2실시형태에 대해 설명한다. 도 5는 본 발명의 제2실시형태의 구성을 보여주는 도면이다.

도 5를 참조로 하면, 본 실시형태에서는 데이터래치(LT1 내지 LTn)를 D형플립플롭으로 구성하고 시프트레지스터(FF1 내지 FFn)의 펄스제어를 행하는 제어회로(Con1, Con2)를 시프트레지스터(FF1 내지 FFn)의 클록입력단자(C)의 액티브레벨을 맞추기 위한 인버터(INV)로 변경한다. D형플립플롭(FF1)은 클록입력단자(CLKO)의 상승엣지에서 데이터입력단자(D)의 신호를 샘플하고 D형플립플롭(FF2)은 클록입력단자(CLK)의 하강엣지에서 데이터입력단자(D)의 신호를 샘플한다.

데이터래치로서 D형플립플롭을 이용하는 경우는 데이터비트수에 의존하여 면 적은 증대하나 D형플립플롭의 특성상 데이터취입타이밍이 용이하게 되고 동작스피드가 향상된다.

도 6은 도 5에 보여진 본 발명의 제2실시형태의 타이밍동작의 일 예를 설명하기 위한 도면이다.

도 6에 보여지는 바와 같이 데이터전송개시펄스(STP)가 입력되면 제어클록(CONT)내의 2분주회로가 초기화되고 시프트레지스터(FF1 내지 FFn)의 클록(CLKO)의 위상이 보정된다. 즉, 클록신호(CLKO)는 하이레벨에서 시작된다.

2분주된 시프트클록(CLKO)에 의해 시프트레지스터(FF1 내지 FFn)가 시프트동작하고 데이터취입신호(S1 내지 Sn)를 생성한다.

시프트레지스터(FF1 내지 FFn)의 클록은 인버터(INV)에 액티브레벨이 보장된다. 전송개시펄스(STP)에 타이밍을 맞춰 입력되는 데이터(Dn)는 시프트레지스터(FF1 내지 FFn)에 의해 생성된 데이터취입신호(S1 내지 Sn)에 의해 데이터레지스터(LT1 내지 LTn)에 취입된다.

이상 설명한 바와 같이 본 실시예에 의하면 저전압구동, 저소비전력화, 고동작주파수화를 실현가능하게 하고, 예를 들면, 휴대형의 통신기기 등에 탑재되는 반도체장치에 적용하여 적합하게 된다.

이상 본 발명을 상기 실시예에 입각해 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것은 아니고, 본 발명의 범위내에서 당업자라면 얻을 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

본 발명에 의하면, 시프트레지스터의 클록라인의 동작주파수를 저하시키는 것으로 회로의 동작주파수의 향상을 가능하게 함과 동시에 저전압구동, 저소비전력화를 실현할 수 있다.

Claims

종속접속된 복수의 플립플롭을 가지고 초기 단계의 플립플롭에는 전송개시신호가 입력되고 입력된 시프트클록에 응답하여 상기 전송개시신호를 순차전송하는 시프트레지스터,

상기 복수의 플립플롭의 출력신호를 각각 데이터취입신호로 받아 데이터라인에 시리얼로 공급되는 데이터신호를 각각 대응하는 상기 데이터취입신호에 따라 래치출력하는 복수의 래치회로, 및

상기 복수의 플립플롭에 대응하여 설계되고, 각각이 적어도 상기 시프트클록과 대응하는 상기 플립플롭의 출력신호를 받아 대응하는 상기 플립플롭의 출력신호가 활성상태일 때 상기 시프트클록이 활성상태에서 비활성상태로 되면 대응하는 상기 플립플롭의 상태를 이 출력신호가 비활성상태로 되도록 설정하여 상기 출력신호의 펄스폭의 제어를 행하는 복수의 제어회로를 구비하고,

상기 시프트클록의 주파수는 데이터전송주파수보다도 낮게 설정되는 것을 특징으로 하는 시리얼/패러렐변환회로.
복수의 플립플롭을 가지고 초기 단계의 플립플롭의 데이터입력단자에는 전송개시를 제어하는 전송개시펄스신호가 입력되고 다음 단계 이후의 플립플롭의 데이터입력단자에는 전단계의 플립플롭의 출력신호가 입력되고 클록라인에 의해 상기 복수의 플립플롭의 클록단자에 공통으로 입력되는 시프트클록에 응답하여 상기 전 송개시펄스신호를 순차전송하는 시프트레지스터, 및

상기 복수의 플립플롭의 출력단자에서 순차출력되는 펄스신호를 각각 데이터취입신호로 받고 데이터라인에 데이터입력단자가 공통으로 접속되고 상기 데이터라인에 시리얼로 전송되는 데이터신호를 각각 대응하는 상기 데이터취입신호에 따라 래치출력하는 복수의 래치회로를 구비하고,

상기 시프트레지스터를 구성하는 복수의 플립플롭 중 서로 전후하는 플립플롭은 상기 클록라인에 의해 공급되는 시프트클록의 상승 및 하강의 엣지의 일방과 타방을 각각 이용하여 데이터입력단자로 입력되는 신호를 샘플출력하여 출력하고,

상기 복수의 플립플롭의 각각의 전단에 설치되고, 상기 플립플롭에 공급되는 시프트클록과 상기 플립플롭의 출력신호를 적어도 받아 상기 플립플롭의 출력신호가 활성상태일 때 상기 플립플롭에 공급되는 시프트클록이 비활성상태로 천이될 때 상기 플립플롭을 리셋하여 상기 플립플롭의 출력신호를 비활성상태로 함으로써 상기 출력신호의 펄스폭의 제어를 행하는 복수의 제어회로를 더 구비하고,

상기 시프트클록은 데이터전송주파수보다도 작은 주파수로 되는 것을 특징으로 하는 시리얼/패러렐변환회로.
제1항에 있어서, 상기 제어회로는 제어대상인 상기 플립플롭의 데이터입력단자에 공급되는 데이터신호, 상기 플립플롭의 출력신호 및 상기 시프트클록에 기초하여 상기 시프트클록의 활성상태로의 천이를 받아 상기 플립플롭의 클록입력단자에 공급되는 클록을 생성하는 회로 및

상기 플립플롭의 출력신호, 상기 시프트클록 및 상기 시프트레지스터의 리셋을 제어하는 리셋신호를 받아 상기 리셋신호가 활성상태인 경우 및 상기 리셋신호가 비활성상태인 경우에는 상기 플립플롭의 출력신호가 활성상태이고 상기 시프트클록이 비활성상태인 경우 상기 플립플롭을 리셋하기 위한 신호를 생성하는 회로를 구비하고 있는 것을 특징으로 하는 시리얼/패러렐변환회로.
제2항에 있어서, 상기 제어회로는 제어대상인 상기 플립플롭의 데이터입력단자에 공급되는 데이터신호, 상기 플립플롭의 출력신호 및 상기 시프트클록에 기초하여 상기 시프트클록의 활성상태로의 천이를 받아 상기 플립플롭의 클록입력단자에 공급되는 클록을 생성하는 회로 및

상기 플립플롭의 출력신호, 상기 시프트클록 및 상기 시프트레지스터의 리셋을 제어하는 리셋신호를 받아 상기 리셋신호가 활성상태인 경우 및 상기 리셋신호가 비활성상태인 경우에는 상기 플립플롭의 출력신호가 활성상태이고 상기 시프트클록이 비활성상태인 경우 상기 플립플롭을 리셋하기 위한 신호를 생성하는 회로를 구비하고 있는 것을 특징으로 하는 시리얼/패러렐변환회로.
복수의 플립플롭을 가지고 초기 단계의 플립플롭의 데이터입력단자에는 전송개시펄스신호가 입력되고 다음 단계 이후의 플립플롭의 데이터입력단자에는 전 단계의 플립플롭의 출력신호가 입력되고 클록라인에 의해 상기 복수의 플립플롭의 클록단자에 입력되는 시프트클록에 응답하여 상기 전송개시펄스신호를 순차전송하는 시프트레지스터, 및

상기 복수의 플립플롭의 출력단자에서 순차출력되는 펄스신호를 각각 데이터취입신호로 받아 데이터라인에 데이터입력단자가 공통으로 접속되고 상기 데이터라인에 시리얼로 공급되는 데이터신호를 각각 상기 데이터취입신호에 따라 래치출력하는 복수의 래치회로를 구비하고,

상기 시프트레지스터를 구성하는 복수의 플립플롭 중 서로 전후하는 플립플롭은 상기 클록라인에 의해 공급되는 시프트클록의 상승과 하강엣지의 일방과 타방을 이용하여 데이터입력단자에 입력되는 신호를 샘플출력하고,

상기 시프트클록은 데이터라인의 데이터전송주파수보다 낮은 주파수로 되는 것을 특징으로 하는 시리얼/패러렐변환회로.
제2항에 있어서, 데이터전송용의 클록을 입력으로 하고 상기 데이터전송용의 클록을 분주하여 되는 분주클록의 위상을 보정한 신호를 생성하여 상기 시프트클록으로 출력하는 분주회로를 더 포함하는 것을 특징으로 하는 시리얼/패러렐변환회로.
제3항에 있어서, 데이터전송용의 클록을 입력으로 하고 상기 데이터전송용의 클록을 분주하여 되는 분주클록의 위상을 보정한 신호를 생성하여 상기 시프트클록으로 출력하는 분주회로를 더 포함하는 것을 특징으로 하는 시리얼/패러렐변환회로.
제4항에 있어서, 데이터전송용의 클록을 입력으로 하고 상기 데이터전송용의 클록을 분주하여 되는 분주클록의 위상을 보정한 신호를 생성하여 상기 시프트클록으로 출력하는 분주회로를 더 포함하는 것을 특징으로 하는 시리얼/패러렐변환회로.
제5항에 있어서, 데이터전송용의 클록을 입력으로 하고 상기 데이터전송용의 클록을 분주하여 되는 분주클록의 위상을 보정한 신호를 생성하여 상기 시프트클록으로 출력하는 분주회로를 더 포함하는 것을 특징으로 하는 시리얼/패러렐변환회로.
제6항에 있어서, 상기 전송개시용의 펄스신호를 받아 상기 시프트레지스터의 초기 단계의 플립플롭의 데이터입력단자에 공급하는 상기 전송개시펄스신호를 출력하고 입력된 데이터신호를 상기 데이터전송용의 클록에 응답하여 상기 데이터라인에 순차출력하는 회로를 더 포함하는 것을 특징으로 하는 시리얼/패러렐변환회로.
제1항에 있어서, 상기 래치회로가 D형래치 또는 엣지트리거형의 D형플립플롭으로 이루어지는 것을 특징으로 하는 시리얼/패러렐변환회로.
제2항에 있어서, 상기 래치회로가 D형래치 또는 엣지트리거형의 D형플립플 롭으로 이루어지는 것을 특징으로 하는 시리얼/패러렐변환회로.
제5항에 있어서, 상기 래치회로가 D형래치 또는 엣지트리거형의 D형플립플롭으로 이루어지는 것을 특징으로 하는 시리얼/패러렐변환회로.
제1항에 기재된 시리얼/패러렐변환회로를 구비한 반도체장치.