JPH0543216B2 - - Google Patents
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- JPH0543216B2 JPH0543216B2 JP63042119A JP4211988A JPH0543216B2 JP H0543216 B2 JPH0543216 B2 JP H0543216B2 JP 63042119 A JP63042119 A JP 63042119A JP 4211988 A JP4211988 A JP 4211988A JP H0543216 B2 JPH0543216 B2 JP H0543216B2
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- 238000010586 diagram Methods 0.000 description 18
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
-
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- H03K—PULSE TECHNIQUE
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- Electronic Switches (AREA)
Description
〔概要〕
少ない数の能動素子で構成され、３値対２値の
論理動作が可能な論理回路に関し、 通常形式のトランジスタを用い、しかも、
RHETを用いた場合と同様、用いる素子数が極
めて少なく、従つて、高速化された３値対２値の
論理動作が可能な論理回路の提供を目的とし、 第一の電源と、該第一の電源より低い電圧を有
する第二の電源と、出力端子と、該第一の電源及
び該出力端子間に設けられた負荷手段と、該出力
端子及び該第二の電源間に直列に設けられた第一
及び第二の電界効果型トランジスタと、該出力端
子に接続された第一の電界効果型トランジスタの
ゲートに接続された所定の定電圧端子と、該第二
の電界効果型トランジスタのゲートに接続された
入力端子VINとを備えてなり、前記第二の電源に
接続された第二の電界効果型トランジスタはゲー
ト・ソース間に整流特性をもつ接合を有してな
り、そして、前記定電圧端子の電圧値は、前記第
二の電界効果型トランジスタがオン状態で且つそ
のゲート接合がオフ状態であるとき、前記第一の
電界効果型トランジスタのゲート・ソース間電圧
が該第一の電界効果型トランジスタの閾値電圧よ
り大であり、叉、該第二の電界効果型トランジス
タのゲート接合がオン状態であるとき、該第一の
電界効果型トランジスタのゲート・ソース間電圧
が該第一の電界効果型トランジスタの閾値電圧よ
り小であるよう構成する。 〔産業上の利用分野〕 本発明は、少ない数の能動素子で構成され、３
値対２値の論理動作が可能な論理回路に関する。 〔従来の技術〕 現在、多用されている論理回路は、“０”及び
“１”の２値論理に関するものが大部分であり、
基本ゲートとしては、インバータ、ノア（NOR）
回路、ナンド（NAND）回路などが用いられ、
このようなゲートを多数組み合わせて所望の機能
を実現するようにしている。 第１１図は従来の一般的なエクスクルーシブ・
ノア回路を表す要部回路図である。 図に於いて、Ａ及びＢは入力端、Ｃは出力端、
VDDは正側電源電圧をそれぞれ示している。 図から判るように、この回路に於いては、能動
素子として８個の電界効果型トランジスタを必要
としている。 ところで、高速の論理回路を実現する為には、
基本ゲートを高速にしたり、或いは、基本ゲート
を多機能化し、その数を低減することが必要であ
る。 近年、その目的に沿う素子として、共鳴トンネ
リング・トランジスタ（resonant−tunneling
transistor：RHET）が開発されている。 第１２図はRHETを用いたエクスクルーシ
ブ・ノア回路を表す要部回路図であり、第１１図
に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。 RHETに於けるゲート電圧対ドレイン電流は
Ｎ字型特性、即ち、微分負特性を示し、その特性
を利用すると種々の回路を構成することができる
ものであり、図示のエクスクルーシブ・ノア回路
では、僅かに１個のRHETを用いているのみで
あり、高速論理回路として期待されているものの
一つである（要すれば、「第18回 半導体素子材
料コンフアレンス アブストラクト pp.347〜
350」、参照）。 〔発明が解決しようとする課題〕 第１２図に見られるようなRHETを用いた論
理回路は、用いる素子数が少ないこと、高速であ
ることなどの点で大変優れたものであるが、現時
点では、RHETを製造することは然程簡単では
なく、従つて、集積回路化も困難な状況にある。 本発明は、通常形式のトランジスタを用い、し
かも、RHETを用いた場合と同様、用いる素子
数が極めて少なく、従つて、高速化された３値対
２値の論理動作が可能な論理回路を提供しようと
する。 〔課題を解決するための手段〕 本発明では、シヨツトキ・ゲート或いはpn接
合ゲートなどゲート・ソース間に整流性を有する
電界効果型トランジスタを能動素子として用いる
ことが基本になつている。即ち、該電界効果型ト
ランジスタを例えばデユアル・ゲートにするか、
該電界効果型トランジスタの２個を直列的に接続
するなどして負の相互コンダクタンスをもつ４端
子回路を構成するものである。 第１図は本発明に用いるデユアル・ゲート電界
効果型トランジスタの要部回路図を表している。
尚、ここで対象にしている電界効果型トランジス
タは高電子移動度トランジスタ（high electron
mobility transistor：HEMT）である。 図に於いて、Ｓはソース、Ｄはドレイン、Ｇ１
は第１ゲート、Ｇ２は第２ゲートをそれぞれ示し
ている。 第２図は第１図に見られるデユアル・ゲート
HEMTの静特性を説明する為の線図である。 図では、横軸に第１ゲートＧ１に印加される電
圧VG1を、縦軸にドレイン・ソース間電流IDSをそ
れぞれ採つてあり、また、第２ゲートＧ２に印加
される電圧VG2をパラメータとしてあり、それを
0V，0.2V，0.4V，0.6Vと変化させた場合につい
ての特性線を示してある。尚、このときのドレイ
ン・ソース間電圧vDSは1Vとした。 第３図は同じく第１図に見られるデユアル・ゲ
ートHEMTの静特性を説明する為の線図であり、
第２図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。 このデータは、第２図の場合とは反対に、横軸
に第２ゲートＧ２に印加される電圧VG2を採ると
共に第１ゲートＧ１に印加される電圧VG1をパラ
メータとして得たものであり、その電圧VG1は、
第２図の場合と同様、0V，0.2V，0.4V，0.6Vで
ある。 第２図及び第３図から明らかなように、第２ゲ
ートＧ２に於ける順方向電圧を増加すると、順方
向電流とソース抵抗の存在とに依り、ゲートＧ１
に於ける実効的なゲート電圧が低下し、第３図に
見られるような負の相互コンダクタンスが現れる
ものである。 第３図から明らかなように、このデユアル・ゲ
ートHEMTは一定のゲート電圧に対してのみオ
ン状態となるスイツチング特性を有しているか
ら、この特性を利用すれば、少ない素子数で論理
回路を構成することができる。 第１図に見られるデユアル・ゲートHEMTは
等価的には第４図に見られるように２個の
HEMTを直列的に接続したものとして表され、
従つて、本発明の論理回路は、デユアル・ゲート
でなくても、通常の電界効果型トランジスタを２
個用いれば構成することができる。勿論、その場
合も、ゲートはシヨツトキ・ゲート或いはpn接
合ゲートなど整流性をもつものであることが必要
である。 そこで、本発明に依る論理回路に於いては、第
一の電源と、該第一の電源より低い電圧を有する
第二の電源と、出力端子と、該第一の電源及び該
出力端子間に設けられた負荷手段と、該出力端子
及び該第二の電源間に直列に設けられた第一及び
第二の電界効果型トランジスタと、該出力端子に
接続された第一の電界効果型トランジスタのゲー
トに接続された所定の定電圧端子と、該第二の電
界効果型トランジスタのゲートに接続された入力
端子とを備えてなり、前記第二の電源に接続され
た第二の電界効果型トランジスタはゲート・ソー
ス間に整流特性をもつ接合を有してなること、前
記定電圧端子の電圧値は、前記第二の電界効果型
トランジスタがオン状態で且つそのゲート接合が
オフ状態であるとき、前記第一の電界効果型トラ
ンジスタのゲート・ソース間電圧が該第一の電界
効果型トランジスタの閾値電圧より大であり、
叉、該第二の電界効果型トランジスタのゲート接
合がオン状態であるとき、該第一の電界効果型ト
ランジスタのゲート・ソース間電圧が該第一の電
界効果型トランジスタの閾値電圧より小であるよ
う構成した。 〔作用〕 前記手段を採ることに依り、１個乃至２個の通
常の電界効果型トランジスタを用いるのみで、３
値対２値の論理動作可能な基本ゲートが容易に得
られ、従つて、エクスクルーシブ・ノア回路など
も同じ数の能動素子で構成できるものであり、そ
のように能動素子の数が少ないことから回路は高
速化され、また、その能動素子が通常のもので良
いことから製造は容易であり、何らの困難もなく
集積回路化することが可能である。 〔実施例〕 第５図は本発明一実施例の基本ゲートである論
理回路の要部回路図を表し、第１図、第１１図及
び第１２図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。 図に於いて、VINは入力電圧、VREFはリフアレ
ンス電圧、VOUTは出力電圧をそれぞれ示してい
る。 第６図は他の実施例の基本ゲートである論理回
路の要部回路図を表し、第５図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持
つものとする。 図に於いて、Ｑ１及びＱ２は通常のHEMT、
RSはソース抵抗、IGはゲート電流、VGSはゲー
ト・ソース間電圧をそれぞれ示している。 この実施例は、第５図に見られる実施例に於け
る能動素子がデユアル・ゲートHEMTであるの
に対し、通常のHEMTを二つ用いて構成されて
いる。 次に、実施例の具体的な動作について解説する
が、理解を容易にする為、第６図を参照して説明
する。 正側電源電圧VDDを例えば1.5V、リフアレンス
電圧VREFを0.4Vとし、入力電圧VINを0V〜1.5Vの
範囲で変動させる。 今、入力電圧VINが0Vのとき、HEMT・Ｑ１
はオフ状態であるから、出力電圧VOUTはハイ・
レベルになつている。次に、入力電圧VINを上昇
させて、それがHEMT・Ｑ１の閾値電圧（例え
ば0.1V）以上になると、HEMT・Ｑ１はオン状
態になる。従つて、リフアレンス電圧VREFが印加
されているHEMT・Ｑ２のソース電圧が0V近く
に低下し、それに伴いゲート・ソース間電圧VGS
は閾値電圧以上になるから、オン状態となる。そ
の結果、出力電圧VOUTはロー・レベルに移行す
る。更に入力電圧VINを上昇させ、それが
HEMT・Ｑ１のゲート電極とチヤネル領域との
間に生成されているシヨツトキ接合のオン電圧を
越えた場合、HEMT・Ｑ１のゲート接合がオン
となり、ゲートからソースに向かつてゲート電流
IGが流れる。一般に電界効果型トランジスタには
寄生的にソース抵抗RSが存在することから、前
記のようなゲート電流IGが流れるとそこに電圧降
下を生じ、HEMT・Ｑのソース電位が上昇して
オフ状態になる。その結果、出力電圧VOUTは再
びハイ・レベルに移行するものである。 このように、本発明の論理回路に於いては、入
力電圧VINがロー・レベルから中間レベルを介し
てハイ・レベルへ変化するのに対応し、出力電圧
VOUTはハイ・レベルからロー・レベルへ、そし
て、再びハイ・レベルへと変化する。 このような動作を保証する為には、リフアレン
ス電圧VREFの値を、 (1) HEMT・Ｑ１のゲート接合がオフの場合に
於けるHEMT・Ｑ２のゲート・ソース間電圧
VGS1がその閾値電圧より大であるように、 (2) HEMT・Ｑ１のゲート接合がオンの場合に
於けるHEMT・Ｑ２のゲート・ソース間電圧
VGS2がその閾値電圧より小さくなるように、設
定することが必要である。 第７図は第５図及び第６図に見られる実施例に
於ける入力電圧VIN対出力電圧VOUTの関係を表す
線図である。 図では、横軸に入力電圧VINを、縦軸に出力電
圧VOUTをそれぞれ採つてある。尚、このデータ
を得た際のリフアレンス電圧VREFは0.4Vである。 第７図から明らかであるが、第５図及び第６図
に見られる論理回路は、３値の入力電圧VINに対
して２値の出力電圧VOUTが出力され、従つて、
３値対２値の論理動作が可能であり、その関係を
纏めると次表の通りである。
論理動作が可能な論理回路に関し、 通常形式のトランジスタを用い、しかも、
RHETを用いた場合と同様、用いる素子数が極
めて少なく、従つて、高速化された３値対２値の
論理動作が可能な論理回路の提供を目的とし、 第一の電源と、該第一の電源より低い電圧を有
する第二の電源と、出力端子と、該第一の電源及
び該出力端子間に設けられた負荷手段と、該出力
端子及び該第二の電源間に直列に設けられた第一
及び第二の電界効果型トランジスタと、該出力端
子に接続された第一の電界効果型トランジスタの
ゲートに接続された所定の定電圧端子と、該第二
の電界効果型トランジスタのゲートに接続された
入力端子VINとを備えてなり、前記第二の電源に
接続された第二の電界効果型トランジスタはゲー
ト・ソース間に整流特性をもつ接合を有してな
り、そして、前記定電圧端子の電圧値は、前記第
二の電界効果型トランジスタがオン状態で且つそ
のゲート接合がオフ状態であるとき、前記第一の
電界効果型トランジスタのゲート・ソース間電圧
が該第一の電界効果型トランジスタの閾値電圧よ
り大であり、叉、該第二の電界効果型トランジス
タのゲート接合がオン状態であるとき、該第一の
電界効果型トランジスタのゲート・ソース間電圧
が該第一の電界効果型トランジスタの閾値電圧よ
り小であるよう構成する。 〔産業上の利用分野〕 本発明は、少ない数の能動素子で構成され、３
値対２値の論理動作が可能な論理回路に関する。 〔従来の技術〕 現在、多用されている論理回路は、“０”及び
“１”の２値論理に関するものが大部分であり、
基本ゲートとしては、インバータ、ノア（NOR）
回路、ナンド（NAND）回路などが用いられ、
このようなゲートを多数組み合わせて所望の機能
を実現するようにしている。 第１１図は従来の一般的なエクスクルーシブ・
ノア回路を表す要部回路図である。 図に於いて、Ａ及びＢは入力端、Ｃは出力端、
VDDは正側電源電圧をそれぞれ示している。 図から判るように、この回路に於いては、能動
素子として８個の電界効果型トランジスタを必要
としている。 ところで、高速の論理回路を実現する為には、
基本ゲートを高速にしたり、或いは、基本ゲート
を多機能化し、その数を低減することが必要であ
る。 近年、その目的に沿う素子として、共鳴トンネ
リング・トランジスタ（resonant−tunneling
transistor：RHET）が開発されている。 第１２図はRHETを用いたエクスクルーシ
ブ・ノア回路を表す要部回路図であり、第１１図
に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。 RHETに於けるゲート電圧対ドレイン電流は
Ｎ字型特性、即ち、微分負特性を示し、その特性
を利用すると種々の回路を構成することができる
ものであり、図示のエクスクルーシブ・ノア回路
では、僅かに１個のRHETを用いているのみで
あり、高速論理回路として期待されているものの
一つである（要すれば、「第18回 半導体素子材
料コンフアレンス アブストラクト pp.347〜
350」、参照）。 〔発明が解決しようとする課題〕 第１２図に見られるようなRHETを用いた論
理回路は、用いる素子数が少ないこと、高速であ
ることなどの点で大変優れたものであるが、現時
点では、RHETを製造することは然程簡単では
なく、従つて、集積回路化も困難な状況にある。 本発明は、通常形式のトランジスタを用い、し
かも、RHETを用いた場合と同様、用いる素子
数が極めて少なく、従つて、高速化された３値対
２値の論理動作が可能な論理回路を提供しようと
する。 〔課題を解決するための手段〕 本発明では、シヨツトキ・ゲート或いはpn接
合ゲートなどゲート・ソース間に整流性を有する
電界効果型トランジスタを能動素子として用いる
ことが基本になつている。即ち、該電界効果型ト
ランジスタを例えばデユアル・ゲートにするか、
該電界効果型トランジスタの２個を直列的に接続
するなどして負の相互コンダクタンスをもつ４端
子回路を構成するものである。 第１図は本発明に用いるデユアル・ゲート電界
効果型トランジスタの要部回路図を表している。
尚、ここで対象にしている電界効果型トランジス
タは高電子移動度トランジスタ（high electron
mobility transistor：HEMT）である。 図に於いて、Ｓはソース、Ｄはドレイン、Ｇ１
は第１ゲート、Ｇ２は第２ゲートをそれぞれ示し
ている。 第２図は第１図に見られるデユアル・ゲート
HEMTの静特性を説明する為の線図である。 図では、横軸に第１ゲートＧ１に印加される電
圧VG1を、縦軸にドレイン・ソース間電流IDSをそ
れぞれ採つてあり、また、第２ゲートＧ２に印加
される電圧VG2をパラメータとしてあり、それを
0V，0.2V，0.4V，0.6Vと変化させた場合につい
ての特性線を示してある。尚、このときのドレイ
ン・ソース間電圧vDSは1Vとした。 第３図は同じく第１図に見られるデユアル・ゲ
ートHEMTの静特性を説明する為の線図であり、
第２図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。 このデータは、第２図の場合とは反対に、横軸
に第２ゲートＧ２に印加される電圧VG2を採ると
共に第１ゲートＧ１に印加される電圧VG1をパラ
メータとして得たものであり、その電圧VG1は、
第２図の場合と同様、0V，0.2V，0.4V，0.6Vで
ある。 第２図及び第３図から明らかなように、第２ゲ
ートＧ２に於ける順方向電圧を増加すると、順方
向電流とソース抵抗の存在とに依り、ゲートＧ１
に於ける実効的なゲート電圧が低下し、第３図に
見られるような負の相互コンダクタンスが現れる
ものである。 第３図から明らかなように、このデユアル・ゲ
ートHEMTは一定のゲート電圧に対してのみオ
ン状態となるスイツチング特性を有しているか
ら、この特性を利用すれば、少ない素子数で論理
回路を構成することができる。 第１図に見られるデユアル・ゲートHEMTは
等価的には第４図に見られるように２個の
HEMTを直列的に接続したものとして表され、
従つて、本発明の論理回路は、デユアル・ゲート
でなくても、通常の電界効果型トランジスタを２
個用いれば構成することができる。勿論、その場
合も、ゲートはシヨツトキ・ゲート或いはpn接
合ゲートなど整流性をもつものであることが必要
である。 そこで、本発明に依る論理回路に於いては、第
一の電源と、該第一の電源より低い電圧を有する
第二の電源と、出力端子と、該第一の電源及び該
出力端子間に設けられた負荷手段と、該出力端子
及び該第二の電源間に直列に設けられた第一及び
第二の電界効果型トランジスタと、該出力端子に
接続された第一の電界効果型トランジスタのゲー
トに接続された所定の定電圧端子と、該第二の電
界効果型トランジスタのゲートに接続された入力
端子とを備えてなり、前記第二の電源に接続され
た第二の電界効果型トランジスタはゲート・ソー
ス間に整流特性をもつ接合を有してなること、前
記定電圧端子の電圧値は、前記第二の電界効果型
トランジスタがオン状態で且つそのゲート接合が
オフ状態であるとき、前記第一の電界効果型トラ
ンジスタのゲート・ソース間電圧が該第一の電界
効果型トランジスタの閾値電圧より大であり、
叉、該第二の電界効果型トランジスタのゲート接
合がオン状態であるとき、該第一の電界効果型ト
ランジスタのゲート・ソース間電圧が該第一の電
界効果型トランジスタの閾値電圧より小であるよ
う構成した。 〔作用〕 前記手段を採ることに依り、１個乃至２個の通
常の電界効果型トランジスタを用いるのみで、３
値対２値の論理動作可能な基本ゲートが容易に得
られ、従つて、エクスクルーシブ・ノア回路など
も同じ数の能動素子で構成できるものであり、そ
のように能動素子の数が少ないことから回路は高
速化され、また、その能動素子が通常のもので良
いことから製造は容易であり、何らの困難もなく
集積回路化することが可能である。 〔実施例〕 第５図は本発明一実施例の基本ゲートである論
理回路の要部回路図を表し、第１図、第１１図及
び第１２図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。 図に於いて、VINは入力電圧、VREFはリフアレ
ンス電圧、VOUTは出力電圧をそれぞれ示してい
る。 第６図は他の実施例の基本ゲートである論理回
路の要部回路図を表し、第５図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持
つものとする。 図に於いて、Ｑ１及びＱ２は通常のHEMT、
RSはソース抵抗、IGはゲート電流、VGSはゲー
ト・ソース間電圧をそれぞれ示している。 この実施例は、第５図に見られる実施例に於け
る能動素子がデユアル・ゲートHEMTであるの
に対し、通常のHEMTを二つ用いて構成されて
いる。 次に、実施例の具体的な動作について解説する
が、理解を容易にする為、第６図を参照して説明
する。 正側電源電圧VDDを例えば1.5V、リフアレンス
電圧VREFを0.4Vとし、入力電圧VINを0V〜1.5Vの
範囲で変動させる。 今、入力電圧VINが0Vのとき、HEMT・Ｑ１
はオフ状態であるから、出力電圧VOUTはハイ・
レベルになつている。次に、入力電圧VINを上昇
させて、それがHEMT・Ｑ１の閾値電圧（例え
ば0.1V）以上になると、HEMT・Ｑ１はオン状
態になる。従つて、リフアレンス電圧VREFが印加
されているHEMT・Ｑ２のソース電圧が0V近く
に低下し、それに伴いゲート・ソース間電圧VGS
は閾値電圧以上になるから、オン状態となる。そ
の結果、出力電圧VOUTはロー・レベルに移行す
る。更に入力電圧VINを上昇させ、それが
HEMT・Ｑ１のゲート電極とチヤネル領域との
間に生成されているシヨツトキ接合のオン電圧を
越えた場合、HEMT・Ｑ１のゲート接合がオン
となり、ゲートからソースに向かつてゲート電流
IGが流れる。一般に電界効果型トランジスタには
寄生的にソース抵抗RSが存在することから、前
記のようなゲート電流IGが流れるとそこに電圧降
下を生じ、HEMT・Ｑのソース電位が上昇して
オフ状態になる。その結果、出力電圧VOUTは再
びハイ・レベルに移行するものである。 このように、本発明の論理回路に於いては、入
力電圧VINがロー・レベルから中間レベルを介し
てハイ・レベルへ変化するのに対応し、出力電圧
VOUTはハイ・レベルからロー・レベルへ、そし
て、再びハイ・レベルへと変化する。 このような動作を保証する為には、リフアレン
ス電圧VREFの値を、 (1) HEMT・Ｑ１のゲート接合がオフの場合に
於けるHEMT・Ｑ２のゲート・ソース間電圧
VGS1がその閾値電圧より大であるように、 (2) HEMT・Ｑ１のゲート接合がオンの場合に
於けるHEMT・Ｑ２のゲート・ソース間電圧
VGS2がその閾値電圧より小さくなるように、設
定することが必要である。 第７図は第５図及び第６図に見られる実施例に
於ける入力電圧VIN対出力電圧VOUTの関係を表す
線図である。 図では、横軸に入力電圧VINを、縦軸に出力電
圧VOUTをそれぞれ採つてある。尚、このデータ
を得た際のリフアレンス電圧VREFは0.4Vである。 第７図から明らかであるが、第５図及び第６図
に見られる論理回路は、３値の入力電圧VINに対
して２値の出力電圧VOUTが出力され、従つて、
３値対２値の論理動作が可能であり、その関係を
纏めると次表の通りである。
【表】
ここで、“Ｌ”はロー・レベル、“Ｈ”はハイ・
レベル、“Ｍ”は“Ｌ”レベルと“Ｈ”レベルの
中間のレベルを示している。尚、この場合に於け
るリフアレンス電圧VREFとしては、入力電圧VIN
が“Ｌ”レベルから“Ｍ”レベルとなる論理閾値
近傍に採ると良く、前記諸データを得た実験で
は、前記した0.4Vがそれに相当した。 第８図は第５図に見られる基本ゲートを用いて
構成したエクスクルーシブ・ノア回路に関する実
施例の要部回路図を表し、第５図及び第６図、第
１１図及び第１２図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとす
る。 この実施例に於ける論理動作、即ち、入力対出
力の関係を纏めると次表の通りである。
レベル、“Ｍ”は“Ｌ”レベルと“Ｈ”レベルの
中間のレベルを示している。尚、この場合に於け
るリフアレンス電圧VREFとしては、入力電圧VIN
が“Ｌ”レベルから“Ｍ”レベルとなる論理閾値
近傍に採ると良く、前記諸データを得た実験で
は、前記した0.4Vがそれに相当した。 第８図は第５図に見られる基本ゲートを用いて
構成したエクスクルーシブ・ノア回路に関する実
施例の要部回路図を表し、第５図及び第６図、第
１１図及び第１２図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとす
る。 この実施例に於ける論理動作、即ち、入力対出
力の関係を纏めると次表の通りである。
本発明に依る論理回路に於いては、ゲート・ソ
ース間に整流特性をもつた電界効果型トランジス
タを能動素子とし、そして、うち２端子がゲート
であつて且つ負の相互コンダクタンスを有する４
端子回路で構成するようにしている。 このような構成にすることで、１個乃至２個の
通常の電界効果型トランジスタを用いるのみで、
３値対２値の論理動作可能な基本ゲートが容易に
得られ、従つて、エクスクルーシブ・ノア回路な
ども同じ数の能動素子で構成できるものであり、
そのように能動素子の数が少ないことから回路は
高速化され、また、その能動素子が通常のもので
良いことから製造は容易であり、RHETを用い
る場合のような困難もなく集積回路化することが
可能である。
ース間に整流特性をもつた電界効果型トランジス
タを能動素子とし、そして、うち２端子がゲート
であつて且つ負の相互コンダクタンスを有する４
端子回路で構成するようにしている。 このような構成にすることで、１個乃至２個の
通常の電界効果型トランジスタを用いるのみで、
３値対２値の論理動作可能な基本ゲートが容易に
得られ、従つて、エクスクルーシブ・ノア回路な
ども同じ数の能動素子で構成できるものであり、
そのように能動素子の数が少ないことから回路は
高速化され、また、その能動素子が通常のもので
良いことから製造は容易であり、RHETを用い
る場合のような困難もなく集積回路化することが
可能である。
第１図は本発明に用いるデユアル・ゲート電界
効果型トランジスタの要部回路図、第２図及び第
３図は第１図に見られるデユアル・ゲート
HEMTの静特性を説明する為の線図、第４図は
デユアル・ゲートHEMTの等価的な回路図、第
５図は本発明一実施例の基本ゲートである論理回
路の要部回路図、第６図は他の実施例の基本ゲー
トである論理回路の要部回路図、第７図は第５図
及び第６図に見られる実施例の入力電圧VIN対出
力電圧VOUTの関係を説明する線図、第８図は第
５図に見られる基本ゲートを用いて構成したエク
スクルーシブ・ノア回路の要部回路図、第９図は
基本ゲートをHEMTで構成した場合の具体的構
造を示す要部切断側面図、第１０図は第９図に見
られる基本ゲートを等価的に示した要部回路図、
第１１図及び第１２図は従来技術に依るエクスク
ルーシブ・ノア回路の要部回路図をそれぞれ表し
ている。 図に於いて、Ｓはソース、Ｄはドレイン、Ｇ１
は第１ゲート、Ｇ２は第２ゲート、VINは入力電
圧、VREFはリフアレンス電圧、VOUTは出力電圧を
それぞれ示している。
効果型トランジスタの要部回路図、第２図及び第
３図は第１図に見られるデユアル・ゲート
HEMTの静特性を説明する為の線図、第４図は
デユアル・ゲートHEMTの等価的な回路図、第
５図は本発明一実施例の基本ゲートである論理回
路の要部回路図、第６図は他の実施例の基本ゲー
トである論理回路の要部回路図、第７図は第５図
及び第６図に見られる実施例の入力電圧VIN対出
力電圧VOUTの関係を説明する線図、第８図は第
５図に見られる基本ゲートを用いて構成したエク
スクルーシブ・ノア回路の要部回路図、第９図は
基本ゲートをHEMTで構成した場合の具体的構
造を示す要部切断側面図、第１０図は第９図に見
られる基本ゲートを等価的に示した要部回路図、
第１１図及び第１２図は従来技術に依るエクスク
ルーシブ・ノア回路の要部回路図をそれぞれ表し
ている。 図に於いて、Ｓはソース、Ｄはドレイン、Ｇ１
は第１ゲート、Ｇ２は第２ゲート、VINは入力電
圧、VREFはリフアレンス電圧、VOUTは出力電圧を
それぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 第一の電源VDDと、 該第一の電源より低い電圧を有する第二の電源
VSSと、 出力端子VOUTと、 該第一の電源及び該出力端子間に設けられた負
荷手段と、 該出力端子及び該第二の電源間に直列に設けら
れた第一及び第二の電界効果型トランジスタと、 該出力端子に接続された第一の電界効果型トラ
ンジスタのゲートに接続された所定の定電圧端子
と、 該第二の電界効果型トランジスタのゲートに接
続された入力端子VINとを備えてなり、 前記第二の電源に接続された第二の電界効果型
トランジスタはゲート・ソース間に整流特性をも
つ接合を有してなること、 前記定電圧端子の電圧値は、前記第二の電界効
果型トランジスタがオン状態で且つそのゲート接
合がオフ状態であるとき、前記第一の電界効果型
トランジスタのゲート・ソース間電圧が該第一の
電界効果型トランジスタの閾値電圧より大であ
り、叉、該第二の電界効果型トランジスタのゲー
ト接合がオン状態であるとき、該第一の電界効果
型トランジスタのゲート・ソース間電圧が該第一
の電界効果型トランジスタの閾値電圧より小であ
ること を特徴とする論理回路。 ２ 前記入力端子には、前記第二の電界効果型ト
ランジスタのゲート・ソース間電圧が該第二の電
界効果型トランジスタの閾値電圧より低いレベル
から該第二の電界効果型トランジスタのゲート接
合がオンになる電圧より高いレベルになる範囲で
変動する入力電圧が印加されることを特徴とする
請求項１記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042119A JPS64817A (en) | 1987-03-11 | 1988-02-26 | Logic circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-53952 | 1987-03-11 | ||
| JP5395287 | 1987-03-11 | ||
| JP63042119A JPS64817A (en) | 1987-03-11 | 1988-02-26 | Logic circuit |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH01817A JPH01817A (ja) | 1989-01-05 |
| JPS64817A JPS64817A (en) | 1989-01-05 |
| JPH0543216B2 true JPH0543216B2 (ja) | 1993-07-01 |
Family
ID=12957054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042119A Granted JPS64817A (en) | 1987-03-11 | 1988-02-26 | Logic circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4900953A (ja) |
| EP (1) | EP0282249B1 (ja) |
| JP (1) | JPS64817A (ja) |
| KR (1) | KR900008803B1 (ja) |
| DE (1) | DE3875985T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5147470A (en) * | 1990-12-25 | 1992-09-15 | Hitachi Metals, Ltd. | High strength lead frame material and method of producing the same |
| EP0596691A3 (en) * | 1992-11-04 | 1994-07-27 | Texas Instruments Inc | Multi-function resonant tunneling logic gate and method of performing binary and multi-valued logic |
| JP2002217416A (ja) * | 2001-01-16 | 2002-08-02 | Hitachi Ltd | 半導体装置 |
| US7180762B2 (en) * | 2004-08-23 | 2007-02-20 | International Rectifier Corporation | Cascoded rectifier |
| US7408399B2 (en) * | 2005-06-27 | 2008-08-05 | International Rectifier Corporation | Active driving of normally on, normally off cascoded configuration devices through asymmetrical CMOS |
| DE102013114547B4 (de) | 2013-01-18 | 2020-01-16 | Schott Ag | TO-Gehäuse |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4048518A (en) * | 1976-02-10 | 1977-09-13 | Intel Corporation | MOS buffer circuit |
| JPS58114528A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | ＧａＡｓ論理集積回路 |
| US4743782A (en) * | 1984-11-09 | 1988-05-10 | Honeywell Inc. | GaAs level-shift logic interface circuit |
| JPS6297427A (ja) * | 1985-08-09 | 1987-05-06 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1988
- 1988-02-26 JP JP63042119A patent/JPS64817A/ja active Granted
- 1988-03-02 US US07/163,508 patent/US4900953A/en not_active Expired - Lifetime
- 1988-03-04 KR KR8802254A patent/KR900008803B1/ko not_active IP Right Cessation
- 1988-03-07 DE DE8888301948T patent/DE3875985T2/de not_active Expired - Fee Related
- 1988-03-07 EP EP88301948A patent/EP0282249B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR900008803B1 (en) | 1990-11-29 |
| EP0282249A2 (en) | 1988-09-14 |
| US4900953A (en) | 1990-02-13 |
| KR880012012A (ko) | 1988-10-31 |
| DE3875985D1 (de) | 1992-12-24 |
| EP0282249A3 (en) | 1989-11-08 |
| EP0282249B1 (en) | 1992-11-19 |
| DE3875985T2 (de) | 1993-04-01 |
| JPS64817A (en) | 1989-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |