JPS6028415B2 - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS6028415B2 JPS6028415B2 JP51059362A JP5936276A JPS6028415B2 JP S6028415 B2 JPS6028415 B2 JP S6028415B2 JP 51059362 A JP51059362 A JP 51059362A JP 5936276 A JP5936276 A JP 5936276A JP S6028415 B2 JPS6028415 B2 JP S6028415B2
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- Japan
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- fet
- inverter circuit
- drain
- gate
- vin
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタを用いたィンバータ回路
に関する。
に関する。
半導体回路、就中半導体集積回路にはその動作特性の高
速化が要求される。
速化が要求される。
第６図に示すものは２個のｎ型チャンネル絶縁ゲート形
の電界効果トランジスタ（以下ＦＥＴという）偽，Ｑを
用いて横性した従来公知のインバータ回路であって、Ｖ
ｄｄ，Ｖｇ歓Ｖｓｓはいずれも電源電圧、Ｖｉｎは入力
電圧Ｖｏｕｔは出力電圧、１２，ｌｄ６は夫々ＦＥＴＱ
５，Ｑを流れる電流である。ＦＥＴＱ５，Ｑとしてェン
ハンスメント型ＦＥＴを使用する場合には通常ＦＥＴＱ
のオン抵抗をＦＥＴＱ５のオン抵抗の数十倍とするため
出力電圧の立ち上がり時の遅延が立ち下がり時の遅延に
比して相当程度大となり、前述の高速化の要求を果たし
得ない。すなわち第７図は第６図に示すィンバータ回路
の出力特性を示すものであって、入力電圧ｙｉｎとして
Ｖｉｎ，，Ｖｉｎ３を印加した場合に出力電圧Ｖｏｕｔ
が夫々Ｖｏｕｔ，，Ｖｏの３になることを示しているが
、該インバータ回路に入力電圧ＶｉｎとしてＶｉｎ，か
らＶ〜に変化する階段状入力電圧が入力端子ＶＩに与え
られた場合における出力端子ＶＯの接地負荷容量に対す
る充電電流ｌｃはｌｃ＝ｌｄ６−ｌｄ５（Ｖｉｎ＝Ｖｉ
３）〔但しｌｄ５（Ｖｉｎ＝Ｖｉ比）はＶｉｎ＝Ｖｉ比
のときの電流ｌｄ５〕で与えられ、第７図に示す如く出
力電圧ＶｏｕｔがＶｏ山３に接近するに従って電流ｌｄ
６が急減するので、充電電流ｌｃも急減しこれにより出
力電圧Ｖｏ山の立ち上がり時の遅延が大となるのである
。
の電界効果トランジスタ（以下ＦＥＴという）偽，Ｑを
用いて横性した従来公知のインバータ回路であって、Ｖ
ｄｄ，Ｖｇ歓Ｖｓｓはいずれも電源電圧、Ｖｉｎは入力
電圧Ｖｏｕｔは出力電圧、１２，ｌｄ６は夫々ＦＥＴＱ
５，Ｑを流れる電流である。ＦＥＴＱ５，Ｑとしてェン
ハンスメント型ＦＥＴを使用する場合には通常ＦＥＴＱ
のオン抵抗をＦＥＴＱ５のオン抵抗の数十倍とするため
出力電圧の立ち上がり時の遅延が立ち下がり時の遅延に
比して相当程度大となり、前述の高速化の要求を果たし
得ない。すなわち第７図は第６図に示すィンバータ回路
の出力特性を示すものであって、入力電圧ｙｉｎとして
Ｖｉｎ，，Ｖｉｎ３を印加した場合に出力電圧Ｖｏｕｔ
が夫々Ｖｏｕｔ，，Ｖｏの３になることを示しているが
、該インバータ回路に入力電圧ＶｉｎとしてＶｉｎ，か
らＶ〜に変化する階段状入力電圧が入力端子ＶＩに与え
られた場合における出力端子ＶＯの接地負荷容量に対す
る充電電流ｌｃはｌｃ＝ｌｄ６−ｌｄ５（Ｖｉｎ＝Ｖｉ
３）〔但しｌｄ５（Ｖｉｎ＝Ｖｉ比）はＶｉｎ＝Ｖｉ比
のときの電流ｌｄ５〕で与えられ、第７図に示す如く出
力電圧ＶｏｕｔがＶｏ山３に接近するに従って電流ｌｄ
６が急減するので、充電電流ｌｃも急減しこれにより出
力電圧Ｖｏ山の立ち上がり時の遅延が大となるのである
。
かかる遅延現象はＦＥＴＱとしてデプレッション型ＦＥ
Ｔを使用する場合、又はＦＥＴＱ５に他のＦＥＴを並列
接続してなるＮＯＲ回路若しくは直列接続してなるＮＡ
ＮＤ回路の場合においても同様に発生するので、出力電
圧Ｖｏｕｔの変化に拘らず充電電流ｌｃが変化しない定
電流源型負荷が要求されてきた。
Ｔを使用する場合、又はＦＥＴＱ５に他のＦＥＴを並列
接続してなるＮＯＲ回路若しくは直列接続してなるＮＡ
ＮＤ回路の場合においても同様に発生するので、出力電
圧Ｖｏｕｔの変化に拘らず充電電流ｌｃが変化しない定
電流源型負荷が要求されてきた。
このためにゲートとソースとを接続したデプレツション
型爪ＥＴを定電流源型負荷として用いる場合もあるが、
出力電圧が大きいときにはバックゲートバイアス効果の
ために電流が流れにくくなり、またデプレツション型Ｆ
ＥＴのスレツショールド電圧のバラツキにより電流が変
化し「出力電圧の低レベル電位のバラツキ及び遅延のバ
ラッキも問題となり、前記高速化の要求に十分応え得な
い。本発明は斯かる事情に鑑みなされたものであって、
負荷低抗性を有する回路を備えて高速化を図ったィンバ
ータ回路の提供を目的とし、以下に本発明をその実施例
を示す図面に塞いて詳述する。
型爪ＥＴを定電流源型負荷として用いる場合もあるが、
出力電圧が大きいときにはバックゲートバイアス効果の
ために電流が流れにくくなり、またデプレツション型Ｆ
ＥＴのスレツショールド電圧のバラツキにより電流が変
化し「出力電圧の低レベル電位のバラツキ及び遅延のバ
ラッキも問題となり、前記高速化の要求に十分応え得な
い。本発明は斯かる事情に鑑みなされたものであって、
負荷低抗性を有する回路を備えて高速化を図ったィンバ
ータ回路の提供を目的とし、以下に本発明をその実施例
を示す図面に塞いて詳述する。
本発明に係るィンバータ回路は第１図に示す如く３個の
ェンハンスメント型ＦＥＴＱ，，Ｑ２，Ｑ３を用い、第
１のＦＥＴＱ，のドレインと第２のＦＥＴＱ２のソース
と第３のＦＥＴＱ３のゲートとを接続し、且つＦＥＴＱ
，のソースとＦＥＴＱ３のソースとを接続してなり、Ｆ
ＥＴＱ，，Ｑ３のソースにこれらと同様のＦＥＴＱのド
レィンが接続されて、ＦＥＴＱ４のゲートを入力端子Ｖ
１，ＦＥＴＱのドレイン（又はＦＥＴＱ．，Ｑ３のソー
ス）を出力端子ＶＯとするものである。而してＦＥＴＱ
２のゲート及びドレイン、ＦＥＴＱのドレイン並びにＦ
ＥＴＱ４のソースには夫々電源電圧Ｖ難２，Ｖ難，，Ｖ
ｄｄ並びにＶｓｓが印加されている。またＦＥＴＱ，の
ゲートに印加されるべき電圧ｙｃｔは本発明回路の特性
を定める電圧であって、Ｖｄｄ＋ＶＴ（ＶＴは使用ＦＥ
Ｔのスレツショールド電圧）よりづ・さし、値に固定し
ておく。Ｖｉｎ，Ｖｏｕｔは夫々ィンバータ回路の入力
電圧、出力電圧、またはｌｄ，，ｌｄ２，ｌｄ３，１４
は夫々ＦＥＴＱ，，Ｑ２，Ｑ３，Ｑ４を流れる電流であ
る。第１図の回路において、ＦＥＴＱ２のオン抵抗をＦ
ＥＴＱ，のオン抵抗の数十倍とし、インバータ特性を持
たせる場合はＦＥＴＱ，のドレィンとＦＥＴＱ２のソー
スの接続点である中間ノードＶＸにおける中間電圧Ｖｘ
は出力電圧Ｖｏｕｔに対して第２図イに示す如き特性を
示す。すなわち出力電圧ＶｏｕｔがＶｃｔ−ＶＴよりも
大である場合にはＦＥＴＱ，はオフであるため、Ｖ難２
＞Ｖｇ９十ＶＴのときはＶｘ＝Ｖ隣，になる。（Ｖｇｇ
２≦Ｖｇ＆＋ＶＴのときはＶｘ＝Ｖｇ＆−ＶＴになる。
）一方出力電圧ＶｏｕｔがＶｃｔ−ＶＴよりも小である
場合にはＦＥＴＱ，はオンであるため、Ｖｘは第２図口
に示す勾配１の直線に潮近する。従って、ＶｏｕｔがＶ
ｃｔ−ＶＴより小である場合はＦＥＴＱ，，Ｑ２を流れ
る電流ｌｄ，，ｌｄ２はＶｘの変化に従って第３図ハに
示すようになる。また第２図に示すようにＶｘ−Ｖｏｕ
ｔ＝ＶＴの値をＶ，とすれば、ＶｏｕｔがＶ，より大き
い場合はＱを流れる電流ｌｄ３はＶｘの変化に従って第
３図二に示すようになる。従って両者の和ｌｄ，十ｌｄ
３は第３図ホに示すようになり、ＦＥＴＱ，，Ｑ２，Ｑ
にて負性抵抗型負荷が実現される。第４図はＦＥＴＱ４
を流れる電流ｌｑも併せて示す第１図にィンバータ回路
の出力特性である。入力電圧ＶｉｎとしてＶｉｎ，，Ｖ
ｉｎ３を印加した場合の出力電圧Ｖｏｕｔは夫々Ｖｏｕ
ち，Ｖｏｕらとなる。また入力電圧ＶｉｎとしてＶｉｎ
２を印加した場合の出力電圧Ｖｏｕｔとしてはこの場合
における電流ｌｄ４（Ｖｉｎ＝Ｖｉｎ２）の曲線と第３
図に示した電流ｌｄ，十ｌｄ３の曲線との交点Ａ，Ｂ，
Ｃの夫々に対応してＶ＾，ＶＢ，Ｖｃの３つの解が存在
するが、Ａ，Ｃのみが安定点であり、入力電圧Ｖｉｎが
Ｖｉｎ，からＶｉ比に変化するときはＶｏｕｔ＝ＶＡ，
Ｖｉ比からＶｉｎ２に変化するときはＶｏｕｔ：Ｖｃが
解となる。ここにおいてＶｉｎ＝Ｖｉｎ，のときインバ
ータの定常電流は比較のために第７図の場合と同機とし
ている。今、第１図に示すィンバータ回路の入力電圧Ｖ
ｉｎとしてＶｉｎ，からＶｉｎ３に変化する段階状入力
電圧が与えられた場合には出力端子ＶＯの接地負荷容量
に対する充電電流はｌｃ＝ｌｄ，十ｌｄ３一１ｄ４（Ｖ
ｉｎ＝Ｖｉｎ３）〔但しｌｄ４（Ｖｉｎ＝Ｖｉ比）はＶ
ｉｎ＝Ｖｉ〜のときの電流ｌｄ４〕で与えられるが第７
図との比較から明らかな如く、出力電圧ＶｏｕｔがＶｏ
ｕｔ３に極めて接近するまで大きな充電電流が得られる
ので出力電圧Ｖｏｕｔの立ち上がり時の遅延が小となる
。
ェンハンスメント型ＦＥＴＱ，，Ｑ２，Ｑ３を用い、第
１のＦＥＴＱ，のドレインと第２のＦＥＴＱ２のソース
と第３のＦＥＴＱ３のゲートとを接続し、且つＦＥＴＱ
，のソースとＦＥＴＱ３のソースとを接続してなり、Ｆ
ＥＴＱ，，Ｑ３のソースにこれらと同様のＦＥＴＱのド
レィンが接続されて、ＦＥＴＱ４のゲートを入力端子Ｖ
１，ＦＥＴＱのドレイン（又はＦＥＴＱ．，Ｑ３のソー
ス）を出力端子ＶＯとするものである。而してＦＥＴＱ
２のゲート及びドレイン、ＦＥＴＱのドレイン並びにＦ
ＥＴＱ４のソースには夫々電源電圧Ｖ難２，Ｖ難，，Ｖ
ｄｄ並びにＶｓｓが印加されている。またＦＥＴＱ，の
ゲートに印加されるべき電圧ｙｃｔは本発明回路の特性
を定める電圧であって、Ｖｄｄ＋ＶＴ（ＶＴは使用ＦＥ
Ｔのスレツショールド電圧）よりづ・さし、値に固定し
ておく。Ｖｉｎ，Ｖｏｕｔは夫々ィンバータ回路の入力
電圧、出力電圧、またはｌｄ，，ｌｄ２，ｌｄ３，１４
は夫々ＦＥＴＱ，，Ｑ２，Ｑ３，Ｑ４を流れる電流であ
る。第１図の回路において、ＦＥＴＱ２のオン抵抗をＦ
ＥＴＱ，のオン抵抗の数十倍とし、インバータ特性を持
たせる場合はＦＥＴＱ，のドレィンとＦＥＴＱ２のソー
スの接続点である中間ノードＶＸにおける中間電圧Ｖｘ
は出力電圧Ｖｏｕｔに対して第２図イに示す如き特性を
示す。すなわち出力電圧ＶｏｕｔがＶｃｔ−ＶＴよりも
大である場合にはＦＥＴＱ，はオフであるため、Ｖ難２
＞Ｖｇ９十ＶＴのときはＶｘ＝Ｖ隣，になる。（Ｖｇｇ
２≦Ｖｇ＆＋ＶＴのときはＶｘ＝Ｖｇ＆−ＶＴになる。
）一方出力電圧ＶｏｕｔがＶｃｔ−ＶＴよりも小である
場合にはＦＥＴＱ，はオンであるため、Ｖｘは第２図口
に示す勾配１の直線に潮近する。従って、ＶｏｕｔがＶ
ｃｔ−ＶＴより小である場合はＦＥＴＱ，，Ｑ２を流れ
る電流ｌｄ，，ｌｄ２はＶｘの変化に従って第３図ハに
示すようになる。また第２図に示すようにＶｘ−Ｖｏｕ
ｔ＝ＶＴの値をＶ，とすれば、ＶｏｕｔがＶ，より大き
い場合はＱを流れる電流ｌｄ３はＶｘの変化に従って第
３図二に示すようになる。従って両者の和ｌｄ，十ｌｄ
３は第３図ホに示すようになり、ＦＥＴＱ，，Ｑ２，Ｑ
にて負性抵抗型負荷が実現される。第４図はＦＥＴＱ４
を流れる電流ｌｑも併せて示す第１図にィンバータ回路
の出力特性である。入力電圧ＶｉｎとしてＶｉｎ，，Ｖ
ｉｎ３を印加した場合の出力電圧Ｖｏｕｔは夫々Ｖｏｕ
ち，Ｖｏｕらとなる。また入力電圧ＶｉｎとしてＶｉｎ
２を印加した場合の出力電圧Ｖｏｕｔとしてはこの場合
における電流ｌｄ４（Ｖｉｎ＝Ｖｉｎ２）の曲線と第３
図に示した電流ｌｄ，十ｌｄ３の曲線との交点Ａ，Ｂ，
Ｃの夫々に対応してＶ＾，ＶＢ，Ｖｃの３つの解が存在
するが、Ａ，Ｃのみが安定点であり、入力電圧Ｖｉｎが
Ｖｉｎ，からＶｉ比に変化するときはＶｏｕｔ＝ＶＡ，
Ｖｉ比からＶｉｎ２に変化するときはＶｏｕｔ：Ｖｃが
解となる。ここにおいてＶｉｎ＝Ｖｉｎ，のときインバ
ータの定常電流は比較のために第７図の場合と同機とし
ている。今、第１図に示すィンバータ回路の入力電圧Ｖ
ｉｎとしてＶｉｎ，からＶｉｎ３に変化する段階状入力
電圧が与えられた場合には出力端子ＶＯの接地負荷容量
に対する充電電流はｌｃ＝ｌｄ，十ｌｄ３一１ｄ４（Ｖ
ｉｎ＝Ｖｉｎ３）〔但しｌｄ４（Ｖｉｎ＝Ｖｉ比）はＶ
ｉｎ＝Ｖｉ〜のときの電流ｌｄ４〕で与えられるが第７
図との比較から明らかな如く、出力電圧ＶｏｕｔがＶｏ
ｕｔ３に極めて接近するまで大きな充電電流が得られる
ので出力電圧Ｖｏｕｔの立ち上がり時の遅延が小となる
。
なお中間ノードＶＸの接地容量をｌｄ，（ｌｄ２）で充
電する時間は出力端子ＶＯの接地負荷容量をｌｄ，十ｌ
ｄ３で充電する時間に比して十分４・となるように設計
しておくのが適当である。以上詳述した如く本発明のィ
ンバータ回路は負性抵抗負荷を備えることになるのでそ
の出力電圧の立ち上がり時の遅延が小となり、半導体回
路又は半導体集積回路の高速化を可能とする。
電する時間は出力端子ＶＯの接地負荷容量をｌｄ，十ｌ
ｄ３で充電する時間に比して十分４・となるように設計
しておくのが適当である。以上詳述した如く本発明のィ
ンバータ回路は負性抵抗負荷を備えることになるのでそ
の出力電圧の立ち上がり時の遅延が小となり、半導体回
路又は半導体集積回路の高速化を可能とする。
また本発明のィンバ−夕回路は第５図に示す如きヒステ
リシス特性を示す伝達特性を有している。この伝達特性
から明らかな如く該ィンバータ回路は｛１｝ 高レベル
ノイズマージン及び低レベルノイズマージンが大きくノ
イズフィル夕の働きをする‘２ー ゲィンは無限大であ
る【３｝ ヒステリシス特性を示すため入出力を接続す
ることによってフリップフロップとしての動作を行う等
の効果がある。
リシス特性を示す伝達特性を有している。この伝達特性
から明らかな如く該ィンバータ回路は｛１｝ 高レベル
ノイズマージン及び低レベルノイズマージンが大きくノ
イズフィル夕の働きをする‘２ー ゲィンは無限大であ
る【３｝ ヒステリシス特性を示すため入出力を接続す
ることによってフリップフロップとしての動作を行う等
の効果がある。
上述の効果は本発明回路をＮＡＮＤ回路、ＮＯＲ回路等
の論理回路の構成に用いる場合にも同様に得られること
は言うまでもない。なお上記説明においてｎ型チャンネ
ル絶縁ゲ−ト形ＦＥＴについて託したが、ｐ型チャンネ
ル絶縁ゲート形ＦＥＴ、接合形ＦＥＴ又はショットキバ
リャＦＥＴについても本発明回路は同様に構成し得る。
の論理回路の構成に用いる場合にも同様に得られること
は言うまでもない。なお上記説明においてｎ型チャンネ
ル絶縁ゲ−ト形ＦＥＴについて託したが、ｐ型チャンネ
ル絶縁ゲート形ＦＥＴ、接合形ＦＥＴ又はショットキバ
リャＦＥＴについても本発明回路は同様に構成し得る。
また、ＦＥＴＱ２のゲート及びドレイン、ＦＥＴＱ３の
ドレィン並びにＦＥＴＱ，のゲ−トに印加するＶ難２，
Ｖ難，，Ｖｄｄ並びにＶｃｔとしては前述の如き固定電
圧に限らず、時間的に変化する制御電圧とすること、例
えばＶｇ＆，Ｖ難２としてクロックの様な周期的な信号
を加えることも可能である。
ドレィン並びにＦＥＴＱ，のゲ−トに印加するＶ難２，
Ｖ難，，Ｖｄｄ並びにＶｃｔとしては前述の如き固定電
圧に限らず、時間的に変化する制御電圧とすること、例
えばＶｇ＆，Ｖ難２としてクロックの様な周期的な信号
を加えることも可能である。
図面は本発明の実施例を示すものであって、第１図は本
発明のィンバー夕回路の回路図、第２図は前記ィンバー
タ回路のＶｏｕｔ−Ｖｘ特性図、第３，４図は前記ィン
バータ回路の出力特性図、第５図は前記ィンバー夕回路
の伝達特性図、第６図は従来公知のィンバー夕回路の回
路図、第７図は第６図に示すィンバータ回路の出力特性
図である。 Ｑ，，Ｑ２，Ｑ３，Ｑ４……ＦＥＴ、Ｖ１・・・・・・
入力端子、Ｖ○・・・・・・出力端子、ＶＸ……中間ノ
ード。 努′図茅乙図 潔４図 髪タ図 髪６図 髪Ｊ■ 孫７図
発明のィンバー夕回路の回路図、第２図は前記ィンバー
タ回路のＶｏｕｔ−Ｖｘ特性図、第３，４図は前記ィン
バータ回路の出力特性図、第５図は前記ィンバー夕回路
の伝達特性図、第６図は従来公知のィンバー夕回路の回
路図、第７図は第６図に示すィンバータ回路の出力特性
図である。 Ｑ，，Ｑ２，Ｑ３，Ｑ４……ＦＥＴ、Ｖ１・・・・・・
入力端子、Ｖ○・・・・・・出力端子、ＶＸ……中間ノ
ード。 努′図茅乙図 潔４図 髪タ図 髪６図 髪Ｊ■ 孫７図
Claims (1)
- １ 第１のＦＥＴのドレインと、第２のＦＥＴのソース
と、第３のＦＥＴのゲートとを接続してあり、また第１
のＦＥＴのソースと、第３のＦＥＴのソースと、第４の
ＦＥＴのドレインとを接続してあり、第１のＦＥＴのゲ
ート、第２のＦＥＴのゲート及びドレイン、第３のＦＥ
Ｔのドレイン並びに第４のＦＥＴのソースには固定電圧
を印加してあり、第２のＦＥＴのオン抵抗を第１のＦＥ
Ｔのオン抵抗より大とし、また第１のＦＥＴのゲートに
印加する固定電圧をそのスレツシヨールド電圧と第３の
ＦＥＴのドレインに印加する固定電圧との和より小さい
値とすることによって第１、第２、第３のＦＥＴからな
る回路部分に負性抵抗性を有せしめてあり、第４のＦＥ
Ｔのゲート及びドレインを夫々入力端子及び出力端子と
したことを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51059362A JPS6028415B2 (ja) | 1976-05-21 | 1976-05-21 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51059362A JPS6028415B2 (ja) | 1976-05-21 | 1976-05-21 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52142469A JPS52142469A (en) | 1977-11-28 |
| JPS6028415B2 true JPS6028415B2 (ja) | 1985-07-04 |
Family
ID=13111070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51059362A Expired JPS6028415B2 (ja) | 1976-05-21 | 1976-05-21 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028415B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148957A (en) * | 1977-05-31 | 1978-12-26 | Nec Corp | Switching circuit |
| JPS54109363A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Gate circuit |
| US4647797A (en) * | 1984-08-23 | 1987-03-03 | Ncr Corporation | Assist circuit for improving the rise time of an electronic signal |
-
1976
- 1976-05-21 JP JP51059362A patent/JPS6028415B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52142469A (en) | 1977-11-28 |
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