JPS61129920A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPS61129920A JPS61129920A JP59252183A JP25218384A JPS61129920A JP S61129920 A JPS61129920 A JP S61129920A JP 59252183 A JP59252183 A JP 59252183A JP 25218384 A JP25218384 A JP 25218384A JP S61129920 A JPS61129920 A JP S61129920A
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- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- inverter
- fet
- resistor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果トランジスタ（ＦＥＴ）を用いてゲ
ートを構成している半導体回路装置に関するものである
。
ートを構成している半導体回路装置に関するものである
。
従来の技術
第４図は、上記の様なゲートの１つであるインバータの
第１従来例を示している。このインバータ１１は、駆動
素子であるエンハンスメント型゛の電界効果トランジス
タ（Ｅ−ＦＥＴ）１２に抵抗１３を負荷素子として接続
し、この接続部を出力ノード１４としたものである。
第１従来例を示している。このインバータ１１は、駆動
素子であるエンハンスメント型゛の電界効果トランジス
タ（Ｅ−ＦＥＴ）１２に抵抗１３を負荷素子として接続
し、この接続部を出力ノード１４としたものである。
この様なインバータ１１は、抵抗Ｉ３の抵抗値の制御が
比較的容易であるために所定の抵抗値を得易く、特性の
均一性が高い。
比較的容易であるために所定の抵抗値を得易く、特性の
均一性が高い。
しかしながら、インバータ１１の電圧伝達特性を示して
いる第５図から明らかな様に、出力電圧（■。１ア）の
高レベルと低レベルとの間の遷移が緩慢であり、インバ
ータ１１は雑音余裕が小さい。
いる第５図から明らかな様に、出力電圧（■。１ア）の
高レベルと低レベルとの間の遷移が緩慢であり、インバ
ータ１１は雑音余裕が小さい。
また、例えば次段に容量負荷が接続されている様な場合
に動作速度を高めようとすると、抵抗１３を流れる電流
を増大させるために、この抵抗１３の抵抗値を小さくす
る必要がある。しかし抵抗１３の抵抗値が小さいと、イ
ンバータ１１の出力電圧の低レベルが上昇して論理振巾
が小さくなる。
に動作速度を高めようとすると、抵抗１３を流れる電流
を増大させるために、この抵抗１３の抵抗値を小さくす
る必要がある。しかし抵抗１３の抵抗値が小さいと、イ
ンバータ１１の出力電圧の低レベルが上昇して論理振巾
が小さくなる。
第６図は、本発明の第２従来例である別のインバータを
示している。このインバータ２１は、ソースとゲートと
が短絡されたデプレッション型の電界効果トランジスタ
（Ｄ−ＦＥＴ）２２を負荷素子としてＥ−ＦＥＴ１２に
接続し、この接続部を出力ノード１４としたものである
。
示している。このインバータ２１は、ソースとゲートと
が短絡されたデプレッション型の電界効果トランジスタ
（Ｄ−ＦＥＴ）２２を負荷素子としてＥ−ＦＥＴ１２に
接続し、この接続部を出力ノード１４としたものである
。
この様なインバータ２１は、設計値通りに製造されれば
、負荷素子としてのＤ−ＦＥＴ２２が飽和特性を有して
いるために雑音余裕が大きく、論理振巾もそれ程には小
さくならない。
、負荷素子としてのＤ−ＦＥＴ２２が飽和特性を有して
いるために雑音余裕が大きく、論理振巾もそれ程には小
さくならない。
しかしながら、Ｄ−ＦＥＴ２２のしきい値電圧（Ｖｔｈ
）の制御が容易でなく、ｖｔｈにばらつきがある。そし
て、ＤＦＥＴ２２のＶｔｈのばらつきに伴うＩ ＤＳＳ
の変動を示している第７図から明らかな様に、このｌ
ＤＳＳの変動が大きい。従って、インバータ２１の特性
の均一性を高めることは極めて難しく、製品の歩留が低
い。
）の制御が容易でなく、ｖｔｈにばらつきがある。そし
て、ＤＦＥＴ２２のＶｔｈのばらつきに伴うＩ ＤＳＳ
の変動を示している第７図から明らかな様に、このｌ
ＤＳＳの変動が大きい。従って、インバータ２１の特性
の均一性を高めることは極めて難しく、製品の歩留が低
い。
発明が解決しようとする問題点
以上の様に、抵抗１３を負荷素子とするインハーク１１
では、雑音余裕が小さく、動作速度を高めようとすると
論理振巾も小さくなる。
では、雑音余裕が小さく、動作速度を高めようとすると
論理振巾も小さくなる。
また、Ｄ−ＦＥＴ２２を負荷素子とするインバータ２１
では、特性の均一性を高めることが極めて難しいために
製品の歩留りが低い。
では、特性の均一性を高めることが極めて難しいために
製品の歩留りが低い。
問題点を解決するための手段
本発明による半導体回路装置は、デプレッション型の第
１の電界効果トランジスタ２２と、この第１の電界効果
トランジスタ２２のソースとゲートとの間に接続されて
いる抵抗１３と、前記ゲートに接続されているエンハン
スメント型の第２の電界効果トランジスタ１２とを夫々
具備し、前記第１の電界効果トランジスタ２２と前記抵
抗１３とを負荷素子とすると共に、前記第２の電界効果
トランジスタ１２を駆動素子としている。
１の電界効果トランジスタ２２と、この第１の電界効果
トランジスタ２２のソースとゲートとの間に接続されて
いる抵抗１３と、前記ゲートに接続されているエンハン
スメント型の第２の電界効果トランジスタ１２とを夫々
具備し、前記第１の電界効果トランジスタ２２と前記抵
抗１３とを負荷素子とすると共に、前記第２の電界効果
トランジスタ１２を駆動素子としている。
作用
本発明による半導体回路装置では、負荷素子に流れる電
流が増大するにつれて、この負荷素子を構成している第
１の電界効果トランジスタ２２のソースに対するゲート
の電位が低下し、この第１の電界効果トランジスタ２２
の抵抗値が大きくなる。従って、駆動素子である第２の
電界効果トランジスタ１２の出力電圧の低レベルが低く
、しかも高レベルと低レベルとの間の遷移が急激である
。
流が増大するにつれて、この負荷素子を構成している第
１の電界効果トランジスタ２２のソースに対するゲート
の電位が低下し、この第１の電界効果トランジスタ２２
の抵抗値が大きくなる。従って、駆動素子である第２の
電界効果トランジスタ１２の出力電圧の低レベルが低く
、しかも高レベルと低レベルとの間の遷移が急激である
。
また、第１の電界効果トランジスタ２２のしきい値電圧
のばらつきに伴うＩ ０３３の変動が少ない。
のばらつきに伴うＩ ０３３の変動が少ない。
実施例
以下、インバータに通用した本発明の一実施例を第１図
〜第３図を参照しながら説明する。
〜第３図を参照しながら説明する。
第１図に示す様に、本実施例によるインバータ３１は、
Ｄ−ＦＥＴ２２のソース側に抵抗１３の一方の端子を接
続すると共にこの抵抗１３の他方の端子をＤ−ＦＥＴ２
２のゲートと接続したものを負荷素子とし、この負荷素
子とＥ−ＦＥＴ １２とをＤ−ＦＥＴ２２のゲートと同
電位の位置で接続し、この接続部を出力ノード１４とし
たものである。
Ｄ−ＦＥＴ２２のソース側に抵抗１３の一方の端子を接
続すると共にこの抵抗１３の他方の端子をＤ−ＦＥＴ２
２のゲートと接続したものを負荷素子とし、この負荷素
子とＥ−ＦＥＴ １２とをＤ−ＦＥＴ２２のゲートと同
電位の位置で接続し、この接続部を出力ノード１４とし
たものである。
抵抗１３．の抵抗値は、本実施例では１にΩ・とじたが
、Ｄ−ＦＥＴ２２のゼロバイアス時におけるオン抵抗値
（一般には３００〜４００Ω程度）からこのオン抵抗値
の５倍の範囲程度であるのが好ましい。
、Ｄ−ＦＥＴ２２のゼロバイアス時におけるオン抵抗値
（一般には３００〜４００Ω程度）からこのオン抵抗値
の５倍の範囲程度であるのが好ましい。
第２図は、インバータ３１の電圧伝達特性を示している
。この第２図と既述の第５図とにおける実線の特性（共
に出力電圧の低いレベルが０．２ Ｖ程度である）同士
の比較から明らかな様に、出力電圧の高レベルと低レベ
ルとの間の遷移が急激であり、インバータ３１は雑音余
裕が大きい。
。この第２図と既述の第５図とにおける実線の特性（共
に出力電圧の低いレベルが０．２ Ｖ程度である）同士
の比較から明らかな様に、出力電圧の高レベルと低レベ
ルとの間の遷移が急激であり、インバータ３１は雑音余
裕が大きい。
第３図は、Ｄ−ＦＥＴ２２ｃ７）Ｖｔｈノばらツキニ伴
う［。ｓｓの変動を示している。この第３図と既述の第
７図との比較から明らかな様に、本実施例ではｒ ａｓ
ｓの変動が小さい。従って、インハーク３１の特性の均
一性が高く、製品の歩留が高い。
う［。ｓｓの変動を示している。この第３図と既述の第
７図との比較から明らかな様に、本実施例ではｒ ａｓ
ｓの変動が小さい。従って、インハーク３１の特性の均
一性が高く、製品の歩留が高い。
また第２図から明らかな様に、本実施例によるインバー
４３１は、Ｄ−ＦＥＴ２２のｖｔｈが−０，６０〜−１
，１０Ｖ程度であればインバータとして充分に作動して
いる。つまり、Ｄ−ＦＥＴ２２のｖｔｈの許容範囲が−
０，６０〜−０，８０Ｖ程度である第２従来例のインバ
ータ２１に比べて本実施例のインバータ３１のｖｔｈの
許容範囲が広いことは、第２図からも分る。
４３１は、Ｄ−ＦＥＴ２２のｖｔｈが−０，６０〜−１
，１０Ｖ程度であればインバータとして充分に作動して
いる。つまり、Ｄ−ＦＥＴ２２のｖｔｈの許容範囲が−
０，６０〜−０，８０Ｖ程度である第２従来例のインバ
ータ２１に比べて本実施例のインバータ３１のｖｔｈの
許容範囲が広いことは、第２図からも分る。
なお本実施例のインバータ３１におけるＥ−ＦＥＴ１２
及びＤ−ＦＥＴ２２は、接合形のＦＥＴでもショットキ
・バリア形のＦＥＴでもよい。
及びＤ−ＦＥＴ２２は、接合形のＦＥＴでもショットキ
・バリア形のＦＥＴでもよい。
またインバータ３１においてＤ−ＦＥＴ２２を形成しな
い様にすれば、直ちにインバータ１１となるので、これ
らのインバータ３１と１１とを必要に応じて混用するこ
とも極めて容易である。
い様にすれば、直ちにインバータ１１となるので、これ
らのインバータ３１と１１とを必要に応じて混用するこ
とも極めて容易である。
また、−ヒ記の実施例は本発明をインバータに適用した
ものであるが、インパーク以外のゲートにも本発明を適
用することができる。
ものであるが、インパーク以外のゲートにも本発明を適
用することができる。
考案の効果
上述の如く、本発明による半導体回路装置は、駆動素子
である第２の電界効果トランジスタの出力電圧の低レベ
ルが低いために論理振巾が大きく、しかも高レベルと低
レベルとの間の遷移が急激であるために雑音余裕が大き
い。
である第２の電界効果トランジスタの出力電圧の低レベ
ルが低いために論理振巾が大きく、しかも高レベルと低
レベルとの間の遷移が急激であるために雑音余裕が大き
い。
また、第１の電界効果トランジスタのしきい値電圧のば
らつきに伴う■。３．の変動が少ないために、特性の均
一性が高く、製品の歩留が高い。
らつきに伴う■。３．の変動が少ないために、特性の均
一性が高く、製品の歩留が高い。
第１図は本発明の一実施例を示す回路図、第２図は一実
施例の電圧伝達特性を示すグラフ、第３図は一実施例の
ｖｔｈとＩ Ｄｓｓとの関係を示すグラフである。 第４図は本発明の第１従来例を示す回路図、第５図は第
１従来例の電圧伝達特性を示すグラフ、第６図は本発明
の第２従来例を示す回路図、第７図は第２従来例のｖｔ
ｈとｘ ａｓｓとの関係を示すグラフである。 なお図面に用いられた符号において、 １２ 、 ２２−−−−−一電界効果トランジスタ１３
−−−−−−・−・−−−−−−一抵抗である。
施例の電圧伝達特性を示すグラフ、第３図は一実施例の
ｖｔｈとＩ Ｄｓｓとの関係を示すグラフである。 第４図は本発明の第１従来例を示す回路図、第５図は第
１従来例の電圧伝達特性を示すグラフ、第６図は本発明
の第２従来例を示す回路図、第７図は第２従来例のｖｔ
ｈとｘ ａｓｓとの関係を示すグラフである。 なお図面に用いられた符号において、 １２ 、 ２２−−−−−一電界効果トランジスタ１３
−−−−−−・−・−−−−−−一抵抗である。
Claims (1)
- デプレッション型の第１の電界効果トランジスタと、こ
の第１の電界効果トランジスタのソースとゲートとの間
に接続されている抵抗と、前記ゲートに接続されている
エンハンスメント型の第２の電界効果トランジスタとを
夫々具備し、前記第１の電界効果トランジスタと前記抵
抗とを負荷素子とすると共に、前記第２の電界効果トラ
ンジスタを駆動素子としている半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252183A JPS61129920A (ja) | 1984-11-29 | 1984-11-29 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252183A JPS61129920A (ja) | 1984-11-29 | 1984-11-29 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129920A true JPS61129920A (ja) | 1986-06-17 |
Family
ID=17233643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252183A Pending JPS61129920A (ja) | 1984-11-29 | 1984-11-29 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129920A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234705A (ja) * | 1987-03-24 | 1988-09-30 | Matsushita Electric Ind Co Ltd | 差動増幅器 |
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
-
1984
- 1984-11-29 JP JP59252183A patent/JPS61129920A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234705A (ja) * | 1987-03-24 | 1988-09-30 | Matsushita Electric Ind Co Ltd | 差動増幅器 |
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
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