DE3875985T2

DE3875985T2 - Logische schaltung mit feldeffekttransistor, der eine verbindung mit gleichrichtender charakteristik zwischen gatter und quelle aufweist.

Info

Publication number: DE3875985T2
Application number: DE8888301948T
Authority: DE
Inventors: Yuu Watanabe
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-11
Filing date: 1988-03-07
Publication date: 1993-04-01
Anticipated expiration: 2008-03-08
Also published as: KR900008803B1; DE3875985D1; JPS64817A; US4900953A; KR880012012A; EP0282249A3; EP0282249B1; EP0282249A2; JPH0543216B2

Description

Die vorliegende Erfindung betrifft allgemein logische Schaltungen, genauer gesagt eine logische Schaltung, die in der Lage ist, eine Operation, die von einer ternären Logik (drei Zustände) zu einer binären Logik (zwei Zustände) führt, durch Verwendung einer kleinen Anzahl von aktiven Elementen auszuführen.
Derzeit arbeiten die meisten logischen Schaltungen mit einer binären Logik mit Werten "0" und "1", und Inverter, NOR-Schaltungen und NAND-Schaltungen werden als Grundtorschaltungen verwendet. Solche Grundtorschaltungen werden kombiniert, um eine gewünschte Funktion zu bewirken.
Fig. 1 zeigt einen wesentlichen Teil eines Beispiels der konventionellen Exclusiv-NOR-Schaltung. Die Exclusiv-NOR- Schaltung enthält acht Feldeffekttransistoren (FETs) Q&sub1; bis Q&sub8;, fünf Widerstände R1 bis R5, zwei Eingangsanschlüsse A und B und einen Ausgangsanschluß C. In Fig. 1 ist mit VDD eine positive Versorgungsspannung bezeichnet. Diese Exclusiv-NOR-Schaltung erfordert acht aktive Elemente, nämlich die acht FETs Q&sub1; bis Q&sub8;. Um eine logische Schaltung, die mit hoher Geschwindigkeit arbeiten kann, zu realisieren, ist es jedoch notwendig, die Verarbeitungsgeschwindigkeit der Grundtorschaltung zu erhöhen oder dafür zu sorgen, daß die Grundtorschaltung eine Vielzahl von Funktionen hat, um dadurch die Anzahl der zur Realisierung der logischen Schaltungen erforderlichen Grundtorschaltungen zu vermindern.
Als ein Kandidat für die Grundtorschaltung, der die oben beschriebenen Forderungen erfüllt, wurde kürzlich ein sogenannter "Resonanz-Tunnel-Heißelektronen-Transistor" (im folgenden einfach als RHET (engl: "Resonant-Tunneling Hot Electron Transistor")) entwickelt. Fig. 2 zeigt einen wesentlichen Teil eines Beispiels der konventionellen Exclusiv-NOR-Schaltung, die den RHET verwendet. In Fig. 2 sind diejenigen Teile, die dieselben sind wie die entsprechenden Teile in Fig. 1, mit denselben Bezugszeichen bezeichnet, und auf eine Beschreibung der Teile wird verzichtet. Die Exclusiv-NOR-Schaltung nach Fig. 2 enthält einen RHET Q&sub9;, Widerstände R7 bis R9, die Eingangsanschlüsse A und B und den Ausgangsanschluß C.
Der RHET Q&sub9; hat eine ungefähr N-förmige Kennlinie der Gatespannung über dem Drainstrom, d.h. eine differentielle negative Kennlinie. Daher wird von dieser Kennlinie bei Fig. 2 effektiv Gebrauch gemacht, und es ist nur ein einziger RHET als Grundtorschaltung erforderlich, um die Exclusiv-NOR-Schaltung zu realisieren. Die Kennlinie des RHET kann effektiv dazu verwendet werden, verschiedene andere Schaltungen zu realisieren, und der RHET wird als ein Kandidat für die Grundtorschaltung angesehen, die eine logische Schaltung realisiert, die mit großer Geschwindigkeit arbeitet, wie es in: Naoki Yokoyama "Resonant- Tunneling Hot Electron Transistors (RHET), Potential and Applications", The 18th (1986 International) Conference on Solid State Devices and Materials, 1986, Seiten 347 bis 350 diskutiert ist.
Die in Fig. 2 gezeigte Exclusiv-NOR-Schaltung ist der in Fig. 1 gezeigten darin überlegen, daß die Anzahl der benötigten Bauelemente klein und die Arbeitsgeschwindigkeit hoch ist. Jedoch ist gegenwärtig die Herstellung des RHET wegen seiner vertikalen Struktur nicht leicht, und aus diesem Grunde ist es auch schwierig, die logische Schaltung mit dein RHET als integrierte Schaltung herzustellen.
Daher besteht eine Forderung, eine logische Schaltung zu reaslisieren, die die gewöhnlichen leicht herstellbaren Transistoren verwendet und trotzdem in der Lage ist, die überlegenen Effekte, die bei Verwendung des RHET erreichbar wären, wie z.B. die kleine Anzahl von benötigten Bauelementen und die hohe Operationsgeschwindigkeit, zu erzielen. In anderen Worten, es besteht eine Forderung, eine logische Schaltung zu reaslisieren, die unter Verwendung von gewöhnlichen leicht herstellbaren Transistoren eine von der ternären Logik zur binären Logik führende Operation ausführen kann.
EP-A-0 083 181 beschreibt eine logische Schaltung, die enthält: einen ersten Anschluß zum Anlegen einer ersten Versorgungsspannung, einen zweiten Anschluß zum Anlegen einer zweiten Versorgungsspannung, die niedriger ist als die erste Versorgungsspannung, erste und zweite Eingangsanschlüsse für erste und zweite Eingangsspannungen, einen Ausgangsanschluß zum Ausgeben einer Ausgangsspannung, eine Last, die zwischen den ersten Anschluß und den Ausgangsanschluß geschaltet ist und einen ersten und einen zweiten Feldeffekttransistor, die in Reihe zwischen den Ausgangsanschluß und den zweiten Anschluß geschaltet sind, wobei der erste Feldeffekttransistor an den Ausgangsanschluß angeschlossen ist und mit seinem Gate-Anschluß an den ersten Eingangsanschluß angeschlossen ist, der zweite Feldeffekttransistor an den zweiten Anschluß angekoppelt ist und mit seinem Gate-Anschluß an den zweiten Eingangsanschluß angeschlossen ist und der zweite Feldeffekttransistor zwischen seinem Gate und seinem Source einen Übergang mit Gleichrichtungscharakteristik hat.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Ternäreingangs-Logikschaltung geschaffen, die enthält:
einen ersten Anschluß zum Empfangen einer ersten Versorgungsspannung, einem zweiten Anschluß zum Empfangen einer zweiten Versorgungsspannung, die niedriger als die erste Versorgungsspannung ist, einen dritten Anschluß zum Empfangen einer Bezugsspannung, einen Eingangsanschluß zum Empfangen einer Eingangsspannung, einem Ausgangsanschluß zum Ausgeben einer Ausgangsspannung, eine Last, die zwischen den ersten Anschluß und den Ausgangsanschluß gekoppelt ist, und
einen ersten und einem zweiten Feldeffekttransistor, die in Reihe zwischen den Ausgangsanschluß und den zweiten Anschluß geschaltet sind, wobei der erste Feldeffekttransistor an den Ausgangsanschluß angeschlossen ist und mit seinem Gate-Anschluß an den dritten Anschluß angeschlossen ist, der zweite Feldeffekttransistor an den zweiten Anschluß angeschlossen ist und einen Gate-Anschluß hat, der an den Eingangsanschluß angeschlossen ist, wobei der zweite Feldeffekttransistor zwischen seinem Gate und seinem Source einen Übergang mit Gleichrichtungs- Charakteristik hat;
wobei die Bezugsspannung so gewählt ist, daß eine Gate-Source-Spannung des ersten Feldeffekttransistors größer als eine Schwellenspannung des ersten Feldeffekttransistors ist, wenn der zweite Feldeffekttransistor eingeschaltet ist, jedoch der Gate-Strom des zweiten Feldeffekttransistors nicht fließt, und die Gate-Source- Spannung des ersten Feldeffekttransistors kleiner als die Schwellenspannung des ersten Feldeffekttransistors ist, wenn der Gate-Strom des zweiten Feldeffekttransistors fließt.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist eine Ternäreingang-Logikschaltung geschaffen, die enthält:
einen ersten Anschluß für eine erste Versorgungsspannung einer Spannungsquelle, einen zweiten Anschluß für eine zweite Versorgungsspannung, die niedriger ist als die erste Spannung, einen dritten Anschluß für eine Bezugsspannung, einen Eingangsanschluß für eine Eingangsspannung, einen Ausgangsanschluß zum Ausgeben einer Ausgangsspannung, eine zwischen den ersten Anschluß und den Ausgangsanschluß gekoppelte Last; und einen Doppel- Gate-Transistor mit hoher Elektronenbeweglichkeit, der zwischen den Ausgangsanschluß und den zweiten Anschluß geschaltet ist, wobei das Doppel-Gate des Doppel-Gate- Transistors mit dem dritten Anschluß und dem Eingangsanschluß verbunden ist und der Doppel-Gate-Transistor zwischen seinem Doppel-Gate und seinem Source einen Übergang mit Gleichrichtungs-Charakteristik hat;
wobei der Doppel-Gate-Transistor funktionell äquivalent einer Anordnung aus einem ersten und einem zweiten Einfach-Gate-Transistor ist, welche zwei Transistoren in Reihe zwischen den Ausgangsanschluß und den zweiten Anschluß geschaltet sind, wobei der erste Einfach-Gate- Transistor an den Ausgangsanschluß angekoppelt ist und sein Gate-Anschluß an den dritten Anschluß angeschlossen ist, wobei der zweite Einfach-Gate-Transistor an den zweiten Anschluß und sein Gate-Anschluß an den Eingangsanschluß angeschlossen ist und der zweite Einfach-Gate- Transistor zwischen seinem Gate und seinem Source den Übergang mit Gleichrichtungs-Charakteristik hat;
wobei die Bezugsspannung so gewählt ist, daß eine Gate-Source-Spannung des ersten Einfach-Gate-Transistors größer ist als eine Schwellenspannung des ersten Einfach-Gate-Transistors, wenn der zweite Einfach-Gate- Transistor eingeschaltet ist, jedoch der Gate-Strom des zweiten Einfach-Gate-Transistors nicht fließt, und die Gate-Source-Spannung des ersten Einfach-Gate-Transistors kleiner ist als die Schwellenspannung des ersten Einfach- Gate-Transistors, wenn der Gate-Strom des zweiten Einfach- Gate-Transistors fließt.
Somit wird durch Ausführungsbeispiele der vorliegenden Erfindung eine logische Schaltung geschaffen, die als aktives Element einen Feldeffekttransistor verwendet, der zwischen Gate und Source einen Übergang mit einer Gleichrichtungs-Charakteristik hat. Bei der erfindungsgemäßen logischen Schaltung ist die Anzahl der zur Realisierung der logischen Schaltung notwendigen aktiven Elemente gering, und die Arbeitsgeschwindigkeit der logischen Schaltung ist hoch. Außerdem kann die logische Schaltung leicht in Form eines integrierten Schaltkreises hergestellt werden, da gewöhnliche, leicht herstellbare Transistoren verwendet werden können.
Als ein Beispiel wird nun auf die beiliegenden Zeichnungen Bezug genommen, in denen:
Fig. 1 ein Schaltplan ist, der einen wesentlichen Teil eines Beispiels einer herkömmlichen Exlusiv- NOR-Schaltung zeigt;
Fig. 2 ein Schaltplan ist, der einen wesentlichen Teil eines Beispiels der konventionellen Exclusiv- NOR-Schaltung, die den RHET verwendet, zeigt;
Fig. 3 einen bei der vorliegenden Erfindung verwendeten Doppel-Gate-Feldeffekttransistor zeigt;
Fig. 4 und 5 statische Kennlinien des Doppel-Gate-FET nach Fig. 3 zeigen, wobei einmal an das erste Gate und einmal an das zweite Gate angelegte Spannungen als Parameter genommen sind;
Fig. 6 ein Schaltplan einer Schaltung ist, die zwei FETs verwendet und dem Doppel-Gate-FET nach Fig. 3 äquivalent ist;
Fig. 7 ein Schaltplan eines ersten Ausführungsbeipsiels der erfindungsgemäßen logischen Schaltung ist;
Fig. 8 ein Schaltplan eines zweiten Ausführungsbeispieles ist, das zwei FETs verwendet;
Fig. 9 eine Kennlinie der Eingangsspannung über der Ausgangsspannung des ersten Ausführungsbeispiels zeigt;
Fig. 10 ein Schaltplan ist, der die Verwendung der erfindungsgemäßen logischen Schaltung als eine Exclusiv-NOR-Logikschaltung zeigt;
Fig. 11 ein Schaltplan einer Abwandlung des ersten Ausführungsbeispiels der erfindungsgemäßen logischen Schaltung ist;
Fig. 12 eine Kennlinie der Eingangsspannung über der Ausgangsspannung der Schaltung nach Fig. 11 zeigt;
Fig. 13 ein Schaltplan einer weiteren Abwandlung des ersten Ausführungsbeispiels entsprechend der vorliegenden Erfindung ist;
Fig. 14 ein Querschnitt ist, der einen wesentlichen Teil eines Halbleiter-Bauelements zeigt, das einen Doppel-Gate-Transsistor mit hoher Elektronenbeweglichkeit für das erste Ausführungsbeispiel der logischen Schaltung verwendet;
Fig. 15 ein Querschnitt ist, der einen wesentlichen Teil eines Halbleiter-Bauelements zeigt, das einen Doppel-Gate-Metall-Halbleiter-FET verwendet, der für das erste Ausführungsbeispiel der logischen Schaltung geeignet ist; und
Fig. 16 ein Querschnitt ist, der einen wesentlichen Teil eines Halbleiter-Bauelements zeigt, das einen Doppel-Gate-Junction-FET verwendet und für das erste Ausführungsbeispiel der logischen Schaltung geeignet ist.
Fig. 3 zeigt einen Doppel-Gate-FET, der gemäß der vorliegenden Erfindung verwendet ist. Er ist ein Doppel-Gate- Transistor mit hoher Elektronenbeweglichkeit (im folgenden einfach als HEMT bezeichnet) und enthält einen Source- Anschluß S, einen Drain-Anschluß D, einen ersten Gate- Anschluß G1 und einen zweiten Gate-Anschluß G2.
Fig. 4 zeigt eine statische Kennlinie des Doppel-Gate-HEMT nach Fig. 3. In Fig. 4 gibt die Abszisse eine an das erste Gate G1 angelegte Spannung VG1, und die Ordinate gibt den Drain-Source-Strom IDS an. Eine an das zweite Gate G2 angelegte Spannung VG2 ist als Parameter genommen, und die statische Kennlinie ist für Spannungen VG2 von 0, 0,2 V, 0,4 V und 0,6 V gezeigt. Eine Drain-Source- Spannung VDS ist auf 1 V gesetzt.
Auch Fig. 5 zeigt eine statische Kennlinie des in Fig. 3 gezeigten Doppel-Gate-HEMT. In Fig. 5 sind dieselben Bezeichnungen wie in Fig. 4 verwendet. Die Abszisse gibt die an das zweite Gate G2 angelegte Spannung VG2 an und die Ordinate den Drain-Source-Strom IDS. Die an das erste Gate G&sub1; angelegte Spannung VG1 ist als Parameter genommen und die statische Kennlinie ist für Spannungen VG1 von 0, 0,2 V, 0,4 V und 0,6 V gezeigt.
Wie aus den Figuren 4 und 5 ersichtlich nimmt, wenn eine Vorwärts-Spannung am zweiten Gate G2 ansteigt, eine effektive Gate-Spannung am ersten Gate G1 aufgrund der Existenz eines Vorwärts-Stroms und eines Source-Widerstandes des HEMT ab. Somit ergibt sich eine in Fig. 5 gezeigte negative gegenseitige Konduktanz.
Wie aus Fig. 5 ersichtlich ist, hat der der in Fig. 3 gezeigte Doppel-Gate-HEMT eine solche Schaltcharakteristik, daß der Doppel-Gate-HEMT nur dann eingeschaltet ist, wenn die Gate-Spannung konstant ist. Somit kann diese Schaltcharakteristik dazu verwendet werden, eine logische Schaltung mit einer kleinen Anzahl von Elementen zu bilden.
Der Doppel-Gate-HEMT nach Fig. 3 ist zwei in Reihe geschalteten Einfach-Gate-HEMTs äquivalent, wie in Fig. 6 gezeigt ist. In Fig. 6 sind die Teile, die dieselben sind wie die entsprechenden Teile in Fig. 3, mit denselben Bezugszeichen bezeichnet und werden nicht gesondert beschrieben. Der Doppel-Gate-HEMT enthält zwei HEMTs Q11 und Q12, Widerstände R11 bis R13, den ersten Gate-Anschluß G1 und den zweiten Gate-Anschluß G2, den Source-Anschluß S und den Drain-Anschluß D.
Daher kann der Doppel-Gate-HEMT aus zwei gewöhnlichen FETs zusammengesetzt werden und die erfindungsgemäße logische Schaltung kann zwei gewöhnliche in Reihe geschaltete FETs verwenden anstelle des Doppel-Gate-HEMT. Jedoch ist es noch erforderlich, daß der FET einen Übergang mit einer Gleichrichtungs-Charakteristik zwischen den Gate und dem Source hat wie ein Schottky-Gate und ein pn-Übergangs-Gate.
Fig. 7 zeigt ein erstes Ausführungsbeispiel der erfindungsgemäßen logischen Schaltung. Die logische Schaltung enthält einen Doppel-Gate-HEMT Tr1 und einen Widerstand R20. In Fig. 7 ist mit VIN ein Eingangsanschluß für eine Eingangsspannung VIN, mit VOUT ein Ausgangsanschluß zum Ausgeben einer Ausgangsspannung VOUT, mit VREF ein Bezugs-Anschluß zum Empfangen einer Bezugsspannung VREF, mit VDD ein Anschluß zum Empfang einer positiven Spannung VDD aus einer Spannungsquelle und mit VSS ein Anschluß zum Empfangen einer Spannung VSS aus einer Spannungsquelle, die kleiner ist als die Spannung VDD bezeichnet.
Im vorliegenden Ausführungsbeispiel ist VSS das Erdpotential. Fig. 8 zeigt ein zweites Ausführungsbeispiel der Erfindung. In Fig. 8 sind dieselben Bezeichnungen wie in Fig. 7 verwendet, und mit R ist ein Source-Widerstand des FET Tr2 bezeichnet. Beispielsweise ist die Versorgungsspannung auf 1,5 V eingestellt, die Bezugsspannung VREF auf 0,4 V und die Eingangsspannung VIN variiert zwischen 0 und 1,5 V. Wenn die Eingangsspannung VIN gleich 0 ist, ist der FET Tr2 ausgeschaltet, und die Ausgangsspannung VOUT hat einen hohen Pegel. Wenn die Eingangsspannung VIN ansteigt und eine Schwellenspannung (z.B. 0,1 V) des FET Tr2 überschreitet, wird der FET Tr2 eingeschaltet. Infolgedessen nimmt eine Source-Spannung des FET Tr3 ab auf eine Spannung nahe bei 0 und eine Gate-Source-Spannung VGS des FET Tr3 steigt an und überschreitet eine Schwellenspannung des FET Tr3 und schaltet dadurch den FET Tr3 ein. Somit fällt die Ausgangsspannung VOUT auf einen niedrigen Pegel ab.
Wenn nun die Eingangsspannung VIN weiter ansteigt und eine Spannung überschreitet, die einen Schottky-Übergang zwischen einer Gate-Elektrode und einem Kanalbereich des FET Tr2 einschaltet, d.h. ein eingebautes Potential der Schottky-Sperrschicht übersteigt, so fließt ein Gate-Strom IG durch den Source-Widerstand RS. Im allgemeinen hat der FET parasitisch den Source-Widerstand RS, und deshalb erhöht ein Spannungsabfall, der durch den Gate- Strom IG verursacht ist, das Source-Potential des FET Tr3 und schaltet dadurch den FET Tr3 aus. Daher steigt die Ausgangsspannung VOUT wieder auf den hohen Pegel an.
Um das Arbeiten der logischen Schaltung nach Fig. 7 und Fig. 8 sicherzustellen, muß die Bezugsspannung VREF auf eine solche Spannung eingestellt werden, daß die folgenden beiden Bedingungen erfüllt sind. Eine Bedingung ist, daß die Gate-Source-Spannung VGS des FET Tr3 größer als die Schwellenspannung des FET Tr3 ist, wenn der FET Tr2 eingeschaltet ist, aber der Gate-Strom des FET Tr2 nicht fließt. Die andere Bedingung ist, daß die Gate-Source- Spannung VGS des FET Tr3 kleiner als die Schwellenspannung des FET Tr3 ist, wenn der Gate-Strom des Transistors Tr3 fließt.
Fig. 9 zeigt die Kennlinie der Eingangsspannung VIN über der Ausgangsspannung VOUT des ersten Ausführungsbeispiels der logischen Schaltung, die man mit einer Bezugsspannung VREF von 0,4 V erhält. Man kann aus Fig. 9 erkennen, daß, wenn die Eingangsspannung VIN von dem niedrigen Pegel zu einem Zwischenpegel wechselt und dann zu dem hohen Pegel, sich die Ausgangsspannung VOUT von dem hohen Pegel zu dem niedrigen Pegel und dann wieder zu dem hohen Pegel ändert.
Wie aus Fig. 9 zu entnehmen ist, geben die in den Figuren 7 und 8 gezeigten Schaltkreise, die an ihren Eingängen eine ternäre (drei Pegel) Eingangsspannung VIN empfangen, ihre Ausgangsspannung VOUT als binäre (zwei Pegel) Spannung ab. Dem entsprechend ist es möglich, eine von ternärer Logik zu binärer Logik führende Operation auszuführen, die durch die folgende Tabelle 1 zusammenfassend dargestellt werden kann. Darin ist mit "L" ein niedriger Pegel, mit "H" ein hoher Pegel und mit "M" ein dazwischenliegender (oder mittlerer) Pegel zwischen dem hohen und dem niedrigen Pegel bezeichnet. Die Bezugsspannung VREF wird wie erforderlich auf eine Spannung in der Nähe einer Logik-Schwellenspannung eingestellt, bei der die Eingangsspannung VIN von dem niedrigen Pegel zu dem mittleren Pegel wechselt, und im vorliegenden Ausführungsbeispiel ist die Bezugsspannung VREF auf 0,4 V eingestellt. Tabelle 1 Eingangsspannung VIN Ausgangsspannung VOUT
Fig. 10 zeigt die logische Schaltung. Die Teile, die dieselben sind wie die entsprechenden Teile von Fig. 7, sind mit denselben Bezugszeichen bezeichnet und werden hier nicht mehr beschrieben. Die in Fig. 10 gezeigte logische Schaltung enthält zusätzlich Widerstände R21 und R22. Die folgende Tabelle 2 stellt zusammenfassend die Logikoperation der logischen Schaltung nach Fig. 10 dar, wobei A1 eine an den Widerstand R21 und B1 eine an den Widerstand R22 angelegte Eingangsspannung bezeichnet. Tabelle 2
Wie aus Fig. 2 zu erkennen ist, ist die logische Schaltung nach Fig. 10 eine Exclusiv-NOR-Schaltung. Die Schaltung nach Fig. 10 kann auch durch Verwendung von zwei FETs anstelle des Doppel-Gate-HEMT Tr1 realisiert werden, ähnlich wie in der in Fig. 8 gezeigten Schaltung. Auf eine zeichnerische Darstellung und Beschreibung einer solchen Realisierung wird verzichtet.
Fig. 11 zeigt eine Abwandlung des ersten Ausführungsbeispiels der erfindungsgemäßen logischen Schaltung. In Fig. 11 sind die Teile, die dieselben wie die entsprechenden Teile in Fig. 7 sind, mit denselben Bezugszeichen bezeichnet und werden hier nicht mehr beschrieben. Die logische Schaltung nach Fig. 11 enthält einen Verarmungs- Lasttransistor QL, vom Verarmungstyp der als Widerstand wirkt, und einen Doppel-Gate- Treibertransistor QD vom Anreicherungstyp.
Beispielsweise beträgt die Schwellenspannung des Transistors QD 0,1 V, die Spannung VDD von der Versorgungsspannungsquelle 1,5 V und die Bezugsspannung VREF 0,5 V.
Wenn die Eingangsspannung VIN von 0 bis 1,5 V variiert wird, ändert sich die Ausgangsspannung VOUT wie in Fig. 12 gezeigt. Die folgende Tabelle 3 stellt die Logikoperation der in Fig. 11 gezeigten logischen Schaltung zusammenfassend dar. Tabelle 3 Eingangsspannung VIN Ausgangsspannung VOUT
Wie aus Tabelle 3 entnehmbar ist, ist die Logikoperation der logischen Schaltung nach Fig. 11 identisch mit der der logischen Schaltungen, die in den Figuren 7 und 8 gezeigt sind. Es ist möglich, eine Gate-Schaltung GC, wie in Fig. 13 gezeigt, so anzuschließen, daß der hohe Pegel der Ausgangsspannung VOUT auf ungefähr 0,8 V geklemmt ist. In Fig. 13 ist mit QA ein Transistor vom Verarmungstyp und mit QB ein Transistor vom Anreicherungstyp bezeichnet.
Fig. 14 zeigt im Querschnitt einen wesentlichen Teil eines Halbleiter-Bauelementes, das als die in Fig. 7 gezeigte logische Schaltung einen Doppel-Gate-HEMT verwendet. In Fig. 14 enthält die logische Schaltung ein halbisolierendes GaAs-Substrat 1, eine Eigenleiter-Kanalschicht 2 aus GaAs, eine Elektronen liefernde Schicht 3 aus AlGaAs vom n-Typ, eine Kontaktschicht 4 aus GaAs vom n-Typ, Isolationsbereiche 5, eine Drain-Elektrode 6, einen metallisierten Bereich 6A, eine Source/Drain-Elektrode 7, einen metallisierten Bereich 7A, eine Source-Elektrode 8, einen metallisierten Bereich 8A, eine Gate-Elektrode 9, eine zweidimensionale Elektronengas-Schicht 10, und Doppel-Gate- Elektroden G1 und G2 des Transistors QD. Der Last-Transistor QL ist ein HEMT vom Verarmungstyp. Die in Fig. 14 gezeigte Schaltung kann unter Verwendung der allgemein üblichen Technik, die man zum Herstellen des HEMT verwendet, hergestellt werden, mit Ausnahme der Gestaltung der Doppel-Gates G1 und G2. Die Gestaltung der Doppel-Gates bringt in technischer Hinsicht keine Schwierigkeiten, es ändert sich nur ein Maskenmuster.
Fig. 15 zeigt im Querschnitt einen wesentlichen Teil eines Halbleiter-Bauelements, das einen Doppel-Gate-Metall- Halbleiter-FET (im folgenden einfach als MESFET bezeichnet) als die in Fig. 7 gezeigte logische Schaltung verwendet. In Fig. 15 enthält die logische Schaltung einen Source-Bereich 21 vom n&spplus;-Typ, einen dotierten Bereich 22 vom n&spplus;-Typ, einen Source/Drain-Bereich 23, einen Drain-Bereich 24, und Kanalbereiche 25, 26 und 27 vom n-Typ. Der Lasttransistor QL ist ein MESFET vom Verarmungstyp.
Fig. 16 zeigt im Querschnitt einen wesentlichen Teil eines Halbleiter-Bauelements, das einen Doppel-Gate-Sperrschicht- FET (nachstehend einfach als JFET bezeichnet) als die in Fig. 7 gezeigte logische Schaltung verwendet. In Fig. 16 enthält die logische Schaltung einen Source-Bereich 31 vom n&spplus;&spplus;-Typ, einen Source/Drain-Bereich 32 vom n&spplus;&spplus;-Typ, einen Drain-Bereich 33 vom n&spplus;&spplus;-Typ, einen Kanalbereich vom n-Typ, Gate-Bereiche 35 und 36 vom p&spplus;-Typ und einen Kanalbereich 37 vom n-Typ. Der Lasttransistor QL ist ein JFET vom Verarmungstyp oder ein Widerstand vom Sättigungstyp. Im Falle eines JFET fließt der Gate-Strom, wenn die Gate-Spannung ein Diffusionspotential des Gate-pn-Übergangs überschreitet.
Daher verwendet erfindungsgemäß die logische Schaltung als das aktive Element einen FET, der eine Übergangszone mit einer Gleichrichtungs-Charakteristik zwischen Gate und Source hat, wie das Schottky-Gate oder der pn-Übergang. Ein Doppel-Gate-FET oder zwei in Reihe geschaltete Einfach- Gate-FETs bilden eine logische Schaltung mit vier Anschlüssen und einer wechselseitigen negativen Konduktanz. Die Grundtorschaltung, die die von ternärer zu binärer Logik führende Operation ausführen kann, ist durch eine kleine Anzahl von aktiven Elementen gebildet, und beispielsweise kann eine Exclusiv-OR-Schaltung durch dieselbe kleine Anzahl von aktiven Elementen gebildet werden. Wegen der kleinen Anzahl von aktiven Elementen, die verwendet werden, ist die Arbeitsgeschwindigkeit der logischen Schaltung hoch. Außerdem ist es möglich, die logische Schaltung leicht in Form eines integrierten Schaltkreises herzustellen, da gewöhnliche, leicht herstellbare FETs als die aktiven Elemente verwendet werden können.

Claims

1. Logische Schaltung mit ternärem Eingang, enthaltend:

einen ersten Anschluß (VDD) zum Empfangen einer ersten Versorgungsspannung, einen zweiten Anschluß (VSS) zum Empfangen einer zweiten Versorgungsspannung, die geringer ist als die erste Versorgungsspannung, einen dritten Anschluß (VREF) zum Empfangen einer Bezugsspannung, einen Eingangs-Anschluß (VIN) zum Empfangen einer Eingangsspannung, einen Ausgangs-Anschluß (VOUT) zum Ausgeben einer Ausgangsspannung, eine Last (R20, QL), die zwischen den ersten Anschluß (VDD) und den Ausgangs-Anschluß (VOUT) geschaltet ist, und

einen ersten und einen zweiten Feldeffekttransistor (Tr3, Tr2), die in Reihe zwischen den Ausgangs-Anschluß und den zweiten Anschluß (VSS) geschaltet sind, wobei der erste Feldeffekttransistor (Tr3) an den Ausgangs-Anschluß angeschlossen ist und einen Gate-Anschluß hat, der an den dritten Anschluß angeschlossen ist, wobei der zweite Feldeffekttransistor (Tr2) an den zweiten Anschluß angeschlossen ist und einen Gate-Anschluß hat, der an den Eingangs-Anschluß angeschlossen ist, wobei der zweite Feldeffekttransistor (Tr2) zwischen seinem Gate-Anschluß und Source-Anschluß einen Übergang mit Gleichrichtungs- Charakteristik hat,

wobei die Bezugsspannung so gewählt ist, daß eine Gate- Source-Spannung des ersten Feldeffekttransistors (Tr3) größer als eine Schwellenspannung des ersten Feldeffekttransistors (Tr3) ist, wenn der zweite Feldeffekttransistor (Tr2) eingeschaltet ist, jedoch der Gate-Strom des zweiten Feldeffekttransistors (Tr2) nicht fließt, und die Gate- Source-Spannung des ersten Feldeffekttransistors (Tr3) kleiner ist als die Schwellenspannung des ersten Feldeffekttransistors (Tr3), wenn der Gate-Strom des zweiten Feldeffekttransistors (Tr2) fließt.

2. Logische Schaltung nach Anspruch 1, bei der die an den Eingangs-Anschluß (VIN) angelegte Eingangsspannung innerhalb eines solchen Bereichs variiert, daß eine Gate-Source-Spannung des zweiten Feldeffekttransistors (Tr2) von einer Spannung, die niedriger als die Schwellenspannung des zweiten Feldeffekttransistors (Tr2) ist, zu einer Spannung variiert, die höher als eine Spannung ist, bei der der Gate-Strom des zweiten Feldeffekttransistors (Tr2) fließt.

3. Logische Schaltung nach Anspruch 1 oder 2, bei der der erste und der zweite Feldeffekttransistor (Tr3, Tr2) Transistoren mit hoher Elektronenbeweglichkeit sind.

4. Logische Schaltung nach Anspruch 1 oder 2, bei der der erste und der zweite Feldeffekttransistor (Tr3, Tr2) Metall-Halbleiter-Feldeffekttransistoren (MESFET) sind und der Übergang mit Gleichrichtungs-Charakteristik ein Schottky-Übergang ist.

5. Logische Schaltung nach Anspruch 1 oder 2, bei der der erste und der zweite Feldeffekttranssitor (Tr3, Tr2) Sperrschicht-Feldeffekttransistoren sind.

6. Logische Schaltung nach einem der Ansprüche 1 bis 5, bei der die Last ein Widerstand (R20) ist.

7. Logische Schaltung nach einem der Ansprüche 1 bis 5, bei der die Last ein Feldeffekttransistor (QL) vom Verarmungstyp ist.

8. Logische Schaltung nach einem der Ansprüche 1 bis 5, bei der die Last ein Widerstand (QL) vom Sättigungstyp ist.

9. Logische Schaltung mit ternären Eingängen, enthaltend:

einen ersten Anschluß (VDD) zum Empfangen einer ersten Versorgungsspannung, einen zweiten Anschluß (VSS) zum Empfangen einer zweiten Versorgungsspannung, die niedriger als die erste Versorgungsspannung ist, einen dritten Anschluß (VREF) zum Empfangen einer Bezugsspannung, einen Eingangs-Anschluß (VIN) zum Empfangen einer Eingangsspannung, einen Ausgangs-Anschluß (VOUT) zum Ausgeben einer Ausgangsspannung, eine Last (R20, QL), die zwischen den ersten Anschluß (VDD) und den Ausgangs-Anschluß (VOUT) geschaltet ist, und

einen Doppel-Gate-Transistor (Tr1) mit hoher Elektronenbeweglichkeit, der zwischen den Ausgangs-Anschluß (VOUT) und den zweiten Anschluß VSS) geschaltet ist, wobei das Doppel-Gate des Doppel-Gate-Transistors (Tr1) an den dritten Anschluß (VREF) und an den Eingangs-Anschluß (VIN) angeschlossen ist, wobei der Doppel-Gate-Transistor zwischen seinem Doppel-Gate und seinem Source-Bereich einen Übergang mit Gleichrichtungs-Charakteristik hat;

wobei der Doppel-Gate-Transistor (Tr1) funktionell äquivalent einer Reihenschaltung aus einem ersten und einem zweiten Einfach-Gate-Transistor (Tr3, Tr2) ist, die zwischen den Ausgangs-Anschluß und den zweiten Anschluß (VSS) geschaltet ist, wobei der erste Einfach-Gate- Transistor (Tr3) an den Ausgangs-Anschluß angeschlossen ist und sein Gate an den dritten Anschluß angeschlossen ist, wobei der zweite Einfach-Gate-Transistor (Tr2) an den zweiten Anschluß und sein Gate an den Eingangs-Anschluß angeschlossen ist, wobei der zweite Einfach-Gate-Transistor (Tr2) zwischen seinem Gate- und seinem Source-Bereich den Übergang mit Gleichrichtungs-Charakteristik hat;

wobei die Bezugsspannung so gewählt ist, daß eine Gate- Source-Spannung des ersten Einfach-Gate-Transistors (Tr3) größer als eine Schwellenspannung des ersten Einfach- Gate-Transistors (Tr3) ist, wenn der zweite Einfach-Gate- Transistor (Tr2) eingeschaltet ist, jedoch der Gate-Strom des zweiten Einfach-Gate-Transistors (Tr2) nicht fließt, und die Gate-Source-Spannung des ersten Einfach-Gate- Transistors (Tr3) kleiner ist als die Schwellenspannung des ersten Einfach-Gate-Transistors (Tr3), wenn der Gate-Strom des zweiten Einfach-Gate- Transistors (Tr2) fließt.

10. Logische Schaltung nach einem der vorstehenden Ansprüche, bei der der Ausgangs-Anschluß (VOUT) eine Ausgangsspannung ausgibt, die einen hohen Pegel hat, wenn eine Eingangsspannung mit niedrigem Pegel an den Eingangs- Anschluß (VIN) angelegt ist, und eine Ausgangsspannung ausgibt, die einen niedrigen Pegel hat, wenn eine Eingangsspannung mit einem Zwischen-Pegel an den Eingangs-Anschluß (VIN) angelegt ist, und eine Ausgangsspannung ausgibt, die einen hohen Pegel hat, wenn eine Eingangsspannung mit hohem Pegel an den Eingangs- Anschluß (VIN) angelegt ist, wobei die Eingangsspannung mit dem Zwischen-Pegel einen zwischen der Eingangsspannung mit dem hohen Pegel und der Eingangsspannung mit dem niedrigen Pegel liegenden Pegel hat.

11. Logische Schaltung nach Anspruch 10, bei der die an den dritten Anschluß (VREF) angelegte Bezugsspannung auf eine Spannung in der Nähe einer Logik-Schwellenspannung eingestellt ist, bei der die Eingangsspannung sich von dem niedrigen Pegel zu dem Zwischen-Pegel ändert.