JPS58103232A

JPS58103232A - インバ−タ回路

Info

Publication number: JPS58103232A
Application number: JP56201546A
Authority: JP
Inventors: Atsushi Shibata; 淳柴田; Takeshi Konuma; 小沼　毅
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1981-12-16
Filing date: 1981-12-16
Publication date: 1983-06-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、立上シ時間の速いＢｕｆｆｅｒｄ　ＦＥＴＬ
ｏｇｉｃ　（以下ＢＦＬと略す）のインバータ回路に関
するものである。

最近、移動度がシリコン（以下Ｓｉと略す）に比べ５〜
６倍も大きいガリウム砒素（以下ＧａＡａ　）材料が注
目を浴び、これを使ったＧａＡｓ　ＩＣの開発が急速に
行なわれている。

現在開発が進められているＧａＡｓ　ＩＣの主要能動素
子は、Ｍｅｔａｌ　５ｃｈｏｔｔｋｙ　ＦＥＴ　（以下
ＭＥＳ　ＦＥＴと略す）である。ＭＥＳ　ＦＥＴの中で
も、製造が比較的容易なディゾレション型（以下り型と
略す）が多く作られている。Ｄ型ＭＥＳ　ＦＥＴで構成
されたロジック回路ハ、一般にノーマリ・オン型といわ
れ、消費電力は大きいけれど、立上り時間が速い特徴を
もっている。このノーマリ・オンとは、ｒＬト・ンース
間直圧Ｖ。８が０　（ｖ）で、ドレイン電流が流れてい
及び１０２には、それぞれ（ト）、（−）の電圧が印加
される。

その値は、およそ＋４（ｖ）〜＋５（ｖ）及び−３（ｖ
）〜−５（ｖ）である。端子１０３は、接地電位に保た
れている。

端子１０４及び１０５は、このインバータ回路の入力端
子及び出力端子を示す。１０６．１０７．１０８及びｌ
　１０ＩｉＤ型ＭＥＳ　ＦＥＴで構成されティる０１０
９は、ダイオードでレベルシフトを行なわせるだめのも
のである。前述のＤ型ＭＥＳ　ＦＥＴ　１０６及び１０
７は、インバータ回路を構成している。すなわちＦＥＴ
１０６　は、ドライバーとして動作して、ＦＥＴ１０７
は、負荷として動作する。従って、ＦＥＴ　１０６及び
１０７のダート幅Ｗと、ダート長りとの比へは、少なく
とも２以上に設定されている。また、ＦＥＴ　１０８は
、ソース・フォロワとして動作する。

ＦＥＴ　１１０　　は電流源として動作する。第１図の
場合、ケ゛−ト・ソース間電圧ｖＧ８がＯ（ｖ）である
から、トンイン電流は、いわゆる’Ｄ８Ｂが流れる。

と、ソース・フォロワを主体としたレベルシフト回路に
よって構成されている。

このインバータ回路は、現在もつとも速いといわれてい
るが、ＦＥＴ　１０８のダート電圧がＨレベルになると
、ダート電流が流れる欠点を有している。

端子１０４に印加される信号電圧振幅は、ＦＥＴのピン
チオフ電圧７１以上必要である。すなわち、Ｖ　　＝　
−２（ｖ）とすれば、入力電圧はθ〜−２，，５（ｖ）
　＜らいである。このとき、ＦＥＴ　１０６のドレイン
端子電圧は、（→側の電源電圧になる。（ト）側電源電
圧Ｖ　を＋４．５　（ｖ）にすれば、該出力電圧は、入
力室Ｄ圧に応じて＋４．５　（Ｖ）〜Ｏ（ｖ）になる。この出
力電圧を受けるレベルシフト回路の動作は、次のように
なる。

電流源として動作するＦＥＴ　１１０は、ｖＧｓ＝＝−
０で■Ｄｉｓを吸い込んでいる。従って、ＦＥＴ　１０
８のドレイン電流もＩＤ５ｓとなり、ｖＧＳもＯ（Ｖ）
になっている。ＦＥＴ　１０８のダート電圧が＋４．５
　（Ｖ）になると、コ（７）ＦＥＴ　Ｉ　Ｏ８０ソース
電圧も＋４．５　（ｖ）になる。その結果、ＦＥＴ１０
８のドレイン・ソース間電圧ｖＤｓは０（ｖ）になり、
電圧源ｖＤＤから流すドレイン電流は０になる。しかし
、ＦＥＴ　１１０によって１゜８８の電流が吸い込まれ
る結果、ＦＥＴ　１０８のケ゛−ト・ソース間は、ショ
ットキー接合が順方向にバイアスされて、ダート電流が
流れる。デート電流が流れたことで、ＦＥＴ　１０７に
よる電圧降下が生じる。それゆえ、ＦＥＴ　１０８のｆ
−）電圧は、＋４．５　（Ｖ）よシ低下し通常３．５　
（ｖ）ぐらいになる。従って、レベルシフトは、ＦＥＴ
１０８のダート・ソースの順方向電圧とダイオード１０
９の順方向電圧との加算値だけシフトされる。すなわち
、ショットキー接合の順方向電圧を０．７　（Ｖ）とす
れば、２、８　（Ｖ）シフトされる。ＦＥＴ　１０８の
ｆ−）電圧＋３．５　（ｖ）〜０（ｖ）は、２．８（ｖ
）シフトされ、出力端子１０５には、＋０．７　（Ｖ）
〜−２，８（ｖ）が出力され、入力信号レベルと合せて
いる。

このインバータ回路の欠点は、前述の動作説明で示した
ように、ケ９−ト電流が流れることである。

（５）ｆ−）電流が流れることによって、出力端子１０５から
見た内部抵抗が増加する。すなわち、ダート電流の供給
が、ＦＥＴ　１０７から行なわれるために、内部抵抗は
、ＦＥＴ　１０７の出力抵抗ｒ。Ｓに対応する。したが
って、出力端子１０５に接続される次段インバータのｒ
−）容量及びその他の配線容量等の充電は、ＦＥＴ　１
０７の出力抵抗ｒＤＳを介して行なわれる。このことは
、従来のＭＯＳ　ＦＥＴを用いたいインバータ回路と同
じである。

本発明の目的は、前記した従来のＢＦＬの欠点である？
−）電流の流れを止め、ダート容量等の充電速度を向上
させ、立上シ時間を速くする回路を提供することである
。

次に、本発明に係るイン・ぐ−夕回路を実施例に基づい
て説明する。

第２図は、本発明の実施例を示す回路図である。

第２図において、第１図に示された要素と同一機能を有
する要素には同一の参照番号を付し、その詳しい説明は
省略する。図において、２１１，２１２は、Ｄ型ＭＥＳ
　ＦＥＴであって、ＦＥＴ　２１１はドライ（６）・Ｓ−１ＦＥＴ　２１２は負荷として動作し、２つのＦ
ＥＴ　ハ、インバータ回路を構成している。このインバ
ータ回路の入力信号は、ソースフォロワ出力１０５から
与えられる。したがって、ＦＥＴ２１１及びＦＥＴ　２
１２から成るインバータ回路は、従来例のインバータ回
路に対して一種の帰還を施すことになる。

次に、このように構成された回路の動作について説明す
る。

端子１０４に入力信号が印加され、その人力信号が”Ｌ
″レベルあるとき、ＦＥＴ　１０６のドレイン電圧は、
”Ｈ”レベルにある。このとき、仮にＦＥＴ　２１１及
び２１２が無いとすると、該ドレイン電圧は、＋ｖＤＤ
（！；＋４５ｖ）になるが、ダート電流分によるＦＥＴ
　１０７の電圧降下により４５（ｖ）よりも幾分低下す
る。他方、本発明におけるＦＥＴ２１１及び２１２が存
在すると、ＦＥＴ　ｌ　０６のドレイン電圧は、電源電
圧十ｖＤＤをＦＥＴ　１０７及びＦＥＴ　２１２で分圧
された値となる。

また、ＦＥＴ　１０６のダート電圧が”Ｌ”であれば、
ＦＥＴ　１０６のドレイン電圧は”Ｈ”であり、出力端
子１０５もＨ”になる。したがって、ＦＥＴ　１０６と
２１１とは互いに逆の動作をすることになる。

ＰＥＴ　１０６がオフになっているとき、ＦＥＴ　２１
１がオンとなるから、この場合のオン電流は、端子１０
１に印加された電圧源＋ｖＤＤより　ＦＥＴ　１０７及
び２１２を介して流れる。その結果、ＦＥＴ１０６のド
レイン電圧は、前記の如（ＦＥＴ１０７と２１２とによ
る＋ｖＤＤの分圧値として与えられる。ＦＥＴ１０７と
２１２とが同じダート幅Ｗとダート長りを有していれば
、分圧値は、はぼ捧になる。Ｗ／Ｌを、ＦＥＴ　１０７
に比べＦＥＴ　２１２の方を小さくす゛れば、分圧値が
ＦＥＴ　２１２の方に大きくかかるので、ＦＥＴ　１０
６のドレイン電圧の振幅は大きくなる。いま、ＦＥＴ　
１０７及び２１２のＷ／Ｌを等しくすれば、ＦＥＴ　１
０６のドレイン電圧は、はぼ＋ＶＤＤ／２　＝　２．３
　（ｖ）になる。ＦＥＴ　１０８とＦＥＴ２１０（７）
　Ｗ／Ｌ　カ等しければ、ＦＥＴ　２１０　（７）　Ｖ
Ｐ＝Ｏに対応する■ＤＳＳは、ＦＥＴ　１０８でも同様
に流れる。

したがって該ＦＥＴのｆ−）・ソース電圧Ｖ。８−は、
０　（ｖ）になる。その結果、ＦＥＴ　１０８のソース
電圧は、とのＦＥＴ　１０８のダート電圧と等しくなる
。

このとき、ＦＥＴ　１０８のドレイン・ソース電圧ｖＤ
ｓは、４．５−２．３　＝　２．２　（ｖ）となるので
、このＦＥＴ　１０８の動作点は、十分に能動領域にあ
る。

しかも、ケ°−ト・ソース間が順方向にバイアスされる
こともなく、ダート電流は流れない。ＦＥＴ１０８のソ
ース電圧２．３　（ｖ）は、レベル・シシト・ダイオー
ド１０９によって、はぼ０．７　ｎ　（ｖ）　（ｎはダ
イオードの個数）だけシフトされる。いま、ｎ＝３とす
れば２．１　（ｖ）であるから出力端子１０５の電圧は
、２．３　（ｖ）　−２，１（ｖ）　＝　０．２　（ｖ
）となる。

入力端子１０４に”Ｈ”レベルの入力信号が入りＦＥＴ
　１０６がオンすれば、Ｆ’ＥＴ　Ｉ　Ｑ　５のドレイ
ン電圧はほぼ０（ｖ）になる。このとき、ＦＥＴ　２１
１で構成されたインバータ回路はオフしている。したが
って、ＦＥＴ　１０６のドレイン電圧０　（ｖ）はＦＥ
Ｔ１０８に入力され、レベル・シフト・ダイオード２０
９を介して−２，１（ｖ）の信号として出力端子１０５
に出力されることになる。

（９）以上説明したように、本発明によって従来例におけるイ
ンバータ回路に付加したＦＥＴ　２１１及び２１２は、
出力端子２０５の出力電圧が”Ｌ″レベルら”Ｈ”レベ
ルへ移るときに動作して、ＦＥＴ１０８のｆ−）・ソー
ス間が順方向に振られることを防止する。これによって
、イン・ぐ−夕回路のＦＥＴ　１０８には、（１）　　）ｉ″−ト電流が流れず、また、（２）完全
なソースフォロワとして動作する、という特徴がある。

この（１）と（２）の特徴は表裏一体のことであるが、
ダート電流が流れないことは、該ｒ−）電極までの配線
抵抗がイン・ぐ−夕の動作速度に影響しにくいという作
用効果を奏する。すなわち、従来例に見るようにｒ−）
電流が流れると、接合での蓄積効果が生じ、オフする際
に過剰キャリアの放電に時間がかかシ速度の低下をまね
き、また、Ｄ型ＭＥＳ　ＦＥＴでは、ショットキー接合
だからこの効果は少ないが、しかし、ｒ−）電流によっ
て結晶の深い準位にトラップされる確立が増加するので
、同様の速度低下を生じさせること（１０）になる。本発明では、このケ゛−ト電流を流さないよう
にしたので、蓄積効果やトラップによる速度低下は、起
きない。

さらに、このダート電流が流れないということによって
、入出力間が分離されるため、完全なソースフォロワと
して動作し、これによって、出力端子２０５よシ見た内
部抵抗は、ＦＥＴ　２０８のｇｍ（相互コンダクタンス
）の逆数に等しくなる。従来例では、内部抵抗がほぼ’
ＤＳであったのに対し、本発明では、１７２ｍになる。

出力端子２０５に等制約に接続される容量の充電は、本
発明による低内部抵抗による方が速くなる。しかも、立
上り及び立下りの時間が、はぼ等しくなる。立上りの時
定数は、ＦＥＴ　１０８のｇｍと容量Ｃとの積Ｃ／ｇｍ
になる。立下りは、ＦＥＴ１０６のオン抵抗１／ｇｍｏ
と容量Ｃとの積Ｃ／ｙ　　になる。ＦＥＴ　１０６及び
ＦＥＴ６１０８のＷ／Ｌを等しく設計していれば、立上り、立下
りの時間は、はぼ等しくなる。

さらに、出力振幅をＦＥＴ　１０７及び２１２の■化の
比を変えることによって選べる特徴をもっている。これ
は、該インバータ回路に接続される回路への自由度が増
えたことで、それだけ設計しやすいものである。

なお、本発明の実施例においては、　ＧａＡｓを用いた
Ｄ型ＭＥＳ　ＦＥＴを能動素子として使用したが、通常
の接合型ＦＥＴにも適用でき、同様の効果を得られるも
のである。

【図面の簡単な説明】

第１図は、従来のＢｕｆｆｅｒｅｄ　ＦＥＴ　Ｌｏｇｉ
ｃのインバータ回路を示す回路図、第２図は、本発明によるＢｕｆｆｅｒｅｄ　ＦＥＴ　Ｌ
ｏｇｉｃのインバータ回路の一実施例を示す回路図であ
る。１０４．１０５・・・インバータ入力端子、１０６〜１
０８．１１０・・・Ｄ型ＭＥＳ　ＦＥＴ、　１０９・・
・ダイオード、２１１．２１２・・・Ｄ型ＭＥＳ　ＦＥ
Ｔ。

Claims

【特許請求の範囲】

第、ｌ及び第２の電圧源と、第１から第６までのトラン
ジスタと、ダイオードとヲ備え、第１及び第２のトラン
ジスタは、第１のトランジスタかドライバー、第２のト
ランジスタが負荷になるように、接地電位と第１の電圧
源との間に接続され、第３及び第４のトランジスタ及び
ダイオードは第３のトランジスタがソースフォロヮ、第
４のトランジスタが電流源、ダイオードがレベルシフト
になるように、第２の電圧源と第１の電圧源との間に接
続され、第５及び第６のトランジスタは、第５のトラン
ジスタがドライバー、第６のトランジスタが負荷になる
ように、接地電位と前記第１トランジスタの出力端子と
の間に接続され、前記第１のトランジスタの入力端子に
信号が印加され、該第１のトランジスタの出力は、前記
第３のトラン・クスタの入力端子に印加され、該第３の
トランジスタの出力は、前記ダイオードを介して出力さ
れると共に、前記第５のトランジスタの入力端子に印加
されるように構成したインバータ回路。