JPH05299575A - メモリ内蔵半導体装置 - Google Patents

メモリ内蔵半導体装置

Info

Publication number
JPH05299575A
JPH05299575A JP4097858A JP9785892A JPH05299575A JP H05299575 A JPH05299575 A JP H05299575A JP 4097858 A JP4097858 A JP 4097858A JP 9785892 A JP9785892 A JP 9785892A JP H05299575 A JPH05299575 A JP H05299575A
Authority
JP
Japan
Prior art keywords
memory
chip
semiconductor device
ram
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4097858A
Other languages
English (en)
Inventor
Hideharu Toyomoto
英晴 豊本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4097858A priority Critical patent/JPH05299575A/ja
Publication of JPH05299575A publication Critical patent/JPH05299575A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Microcomputers (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 大容量のメモリを内蔵する半導体装置を提供
する。 【構成】 メモリ回路が形成されたＲＡＭ及びＲＯＭチ
ップ１２，１３と、演算回路が形成されたＭＰＵ１１と
が同一パッケージ１４に封止される。さらに、これらの
ＭＰＵ１１、ＲＡＭチップ１２、ＲＯＭチップ１３及び
外部リード１７間が、パッケージ１４内で必要に応じて
電気的に接続される。 【効果】 メモリ回路を有するメモリチップ（ＲＡＭチ
ップ及びＲＯＭチップ）を独立して設けたことにより、
メモリ容量の大容量化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、メモリを内蔵した半
導体装置、特にＲＡＭ（=Random Access Memory ）やＲ
ＯＭ（=Read Only Memory ）などのメモリチップと、Ｍ
ＰＵ（=MicroProcessing Unit）が形成された演算チッ
プとが同一パッケージに封止されたメモリ内蔵半導体装
置に関する。
【０００２】
【従来の技術】図８は、メモリを内蔵した半導体装置の
従来例を示す図である。ここでは、パッケージ内部の構
造の理解を助けるために、パッケージ上部を切り取った
状態を示している。
【０００３】このメモリ内蔵半導体装置では、同図に示
すように、パッケージ１にＲＡＭ回路２及びＲＯＭ回路
３を内蔵するＭＰＵ４が封止されている。なお、ＭＰＵ
４は演算回路（図示省略）を有するとともに、図示を省
略する配線によってＲＡＭ回路２及びＲＯＭ回路３と電
気的に接続されている。
【０００４】また、このＭＰＵ４の外周部にボンディン
グパッド５が設けられるとともに、それらボンディング
パッド５はそれぞれワイヤ６によってパッケージ１から
外部に伸びる外部リード７に電気的に接続されている。
このため、この半導体装置は外部リード７及びワイヤ６
を介して外部周辺回路などと電気的に接続されており、
電気信号などの授受を行う。
【０００５】次に、上記のように構成されたメモリ内蔵
半導体装置の動作について説明する。この半導体装置に
外部より電源が新たに投入されるか、或いはリセット信
号が印加されると、ＭＰＵ４は予め決められた番地を出
力する。この番地は通常ＭＰＵ４に内蔵されたＲＯＭ回
路３の番地であり、この番地出力によってＲＯＭ回路３
に記録されているプログラムが実行開始される。また、
ＭＰＵ４に内蔵されているＲＡＭ回路２には、上記プロ
グラムにしたがって処理された結果がデータとして格納
される。
【０００６】
【発明が解決しようとする課題】従来のメモリ内蔵半導
体装置は以上のようにＭＰＵ４にＲＡＭ回路２及びＲＯ
Ｍ回路３を内蔵している、つまり同一チップにＲＡＭ回
路２，ＲＯＭ回路３及び演算回路を形成している。その
ため、設計上、ＲＡＭ回路２及びＲＯＭ回路３を形成す
る領域を大きくすることができず、その結果、ＲＡＭ回
路２及びＲＯＭ回路３のメモリ容量が比較的小さいもの
となってしまう。特に、ＭＰＵ４を作動させるために必
要なメモリ容量が内蔵メモリ（ＲＡＭ回路２および／ま
たはＲＯＭ回路３）の容量よりも大きい場合には、容量
の大きいＲＡＭおよび／またはＲＯＭを外部付加して不
足分のメモリ容量を補っている。この場合、メモリ素子
（ＲＯＭ，ＲＡＭなど）を外付けした分だけ、実装面積
が大きくなってしまう。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、大容量のメモリを内蔵する半導
体装置を提供することを第１の目的とする。
【０００８】また、上記第１の目的に加え、内蔵メモリ
半導体装置の小型化を図ることをこの発明の第２の目的
とする。
【０００９】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、メモリ回路が形成されたメモリ
チップと、演算回路が形成された演算チップと、前記メ
モリチップと外部の間および／または前記演算チップと
外部の間で、電気信号の授受を行うための複数の外部リ
ードとを備え、前記メモリチップ及び前記演算チップを
同一パッケージに封止するとともに、それらメモリチッ
プ、演算チップ及び外部リードの間を、前記パッケージ
内で必要に応じて電気的に接続している。
【００１０】請求項２の発明は、上記第２の目的を達成
するために、前記メモリチップを複数個備えており、そ
れらのメモリチップが相互に積層されるとともに、その
積層状態で前記複数のメモリチップが相互に電気的に接
続している。
【００１１】請求項３の発明は、上記第２の目的を達成
するために、前記メモリチップが前記演算チップ上に積
層されるとともに、その積層状態で前記メモリチップと
前記演算チップとが電気的に接続している。
【００１２】
【作用】請求項１の発明では、メモリ回路及び演算回路
がそれぞれ異なる半導体チップ、すなわちメモリチップ
及び演算チップに形成される。そして、それらメモリチ
ップ及び演算チップが同一パッケージ内に封止されると
ともに、適当に電気的に接続される。このようにメモリ
回路を有するメモリチップを独立させることにより、メ
モリ容量の大容量化を図ることができる。また、メモリ
チップと演算チップとが同一パッケージ内に納められて
いるため、外付けのメモリ素子が不要となり、その結
果、実装時の面積が小さくなる。
【００１３】請求項２の発明では、複数のメモリチップ
が相互に積層されるとともに、その積層状態で相互に電
気的に接続されるので、上記請求項１の発明にかかる半
導体装置に比べて半導体装置の平面サイズがより小さく
なる。
【００１４】請求項３の発明では、複数のメモリチップ
が相互に積層されるとともに、その積層状態で相互に電
気的に接続されるので、半導体装置の平面サイズを小さ
く保ちながら、メモリ容量を大きくすることができる。
【００１５】
【実施例】図１は、この発明にかかるメモリ内蔵半導体
装置の第１実施例を示す斜視図である。同図において
も、図８と同様に、半導体装置の構成の理解を助けるた
め、パッケージ上部を切り取った状態を示している。
【００１６】この半導体装置では、同図に示すように、
演算回路が形成されたＭＰＵ１１と、ＲＡＭ回路が形成
されたメモリチップ（以下「ＲＡＭチップ」という）１
２と、ＲＯＭ回路が形成されたメモリチップ（以下「Ｒ
ＯＭチップ」という）１３が同一パッケージ１４内に封
止されている。これらのＭＰＵ１１，ＲＡＭチップ１
２，ＲＯＭチップ１３にはそれぞれボンディングパッド
１５が設けられており、またワイヤ１６によってＭＰＵ
１１がＲＡＭチップ１２及びＲＯＭチップ１３と適当に
接続されている。さらに、ＭＰＵ１１，ＲＡＭチップ１
２，ＲＯＭチップ１３は、ボンディングパッド１５及び
ワイヤ１６を介してパッケージ１４から外部に伸びる外
部リード１７とも電気的に接続されている。
【００１７】なお、上記のように構成された半導体装置
の動作については、従来例のそれと同一であるため、こ
こではその説明を省略する。
【００１８】以上のように、この発明にかかる半導体装
置では、メモリ回路として機能するＲＡＭ回路及びＲＯ
Ｍ回路が、ＭＰＵ１１から分離独立して、それぞれＲＡ
Ｍ及びＲＯＭチップ１２，１３上に形成されている。そ
のため、単にＲＡＭ及びＲＯＭチップ１２，１３のサイ
ズを大きくし、それらのＲＡＭ及びＲＯＭチップ１２，
１３に大容量のＲＡＭ回路及びＲＯＭ回路を形成すれ
ば、半導体装置のメモリ容量を大幅にアップさせること
ができる。しかも、これらのＲＡＭ及びＲＯＭチップ１
２，１３はＭＰＵ１１と同一パッケージ１４内に封止さ
れているので、メモリ容量を大きくするために半導体装
置にメモリ素子を外付けする必要がなくなり、その結
果、実装時の面積を小さくすることができる。
【００１９】なお、上記第１実施例では、ＭＰＵ１１，
ＲＡＭチップ１２及びＲＯＭチップ１３をワイヤボンデ
ィングによって電気的に接続する場合について説明した
が、接続方法はそれに限定されるものではなく、後述す
る実施例のようにしてもよく、上記第１実施例と同様の
効果を奏する。ただし、後述する半導体装置は、接続方
法を除いて、基本的構成及び動作について第１実施例と
同一であるので、それらについては省略する。
【００２０】図２は、この発明にかかるメモリ内蔵半導
体装置の第２実施例を示す平面図である。この半導体装
置では、ＭＰＵ１１，ＲＡＭチップ１２及びＲＯＭチッ
プ１３がＴＡＢ（=Tape Automated Bonding ）によって
電気的に接続されている。すなわち、以下のようにし
て、上記接続が行われる。まず、フィルム１８に予め配
線１９を形成するとともに、ＭＰＵ１１，ＲＡＭチップ
１２及びＲＯＭチップ１３の電極にバンプ（図示省略）
を形成しておく。そして、フィルム１８と各チップ（Ｍ
ＰＵ１１，ＲＡＭチップ１２及びＲＯＭチップ１３）と
を位置合わせした後、バンプを配線１９に接続する。
【００２１】図３は、この発明にかかるメモリ内蔵半導
体装置の第３実施例を示す斜視図である。この半導体装
置では、ＭＰＵ１１にバンプ２０が形成されるととも
に、それらのバンプ２０にＲＡＭチップ１２及びＲＯＭ
チップ１３の電極がそれぞれ接続されている。したがっ
て、同図に示すようにＭＰＵ１１上にＲＡＭチップ１２
及びＲＯＭチップ１３が積層された状態のままでＭＰＵ
１１とＲＡＭ，ＲＯＭチップ１２，１３とが電気的に接
続される。そのため、第１実施例に比べてパッケージ１
４のサイズが小さくなり、実装面積をより小さくするこ
とができる。
【００２２】また、バンプ２０による接続の代わりに、
図４に示すように、スルーホール２１を利用してもよ
い。すなわち、ＲＡＭチップ１２及びＲＯＭチップ１３
の電極１５がそれぞれＭＰＵ１１の電極１５上に位置す
るようにＲＡＭ，ＲＯＭチップ１２，１３を配置される
とともに、各チップ１２，１３に貫通形成されたスルー
ホール２１にアルミニューム（Ａｌ）などの金属を充填
することによってＭＰＵ１１の電極１５と電気的に接続
されている。
【００２３】また、スルーホール２１の代わりに、図５
に示すように、拡散層２２を利用することも可能であ
る。この場合、ＲＡＭチップ１２では表面に形成された
電極１５に対応して裏面側に電極２３が形成されるとと
もに、これら電極１５，２３に挟まれた領域に適当な不
純物を拡散させてＲＡＭチップ１２の基板とは逆の導電
型の拡散層２２が形成されている。また、ＲＯＭチップ
１３についても、ＲＡＭチップ１２と同様に、電極１
５，２３に挟まれた領域に逆導電型の拡散層２２が形成
されている。一方、ＭＰＵ１１では、電極１５上にバン
プ２４が設けられている。そして、バンプ２４に各電極
２３を接続することによって、ＭＰＵ１１上にＲＡＭチ
ップ１２及びＲＯＭチップ１３が積層された状態のまま
で、ＭＰＵ１１とＲＡＭ，ＲＯＭチップ１２，１３とが
電気的に接続される。
【００２４】上記実施例では、ＲＡＭチップ１２及びＲ
ＯＭチップ１３をそれぞれＭＰＵ１１に積層する場合に
ついて説明したが、ＲＡＭチップ１２上にＲＯＭチップ
１３を積層させて積層型のメモリチップ３０を形成し
（図６）、そのメモリチップ３０とＭＰＵ１１を、第１
実施例と同様に、同一パッケージ１４に封止するように
してもよい。すなわち、図６に示すように、ＲＡＭチッ
プ１２の電極１５上にバンプ２５を形成し、さらにその
バンプ２５にＲＯＭチップ１３の電極１５を接続するこ
とによって、メモリチップ３０が形成されている。な
お、ＭＰＵ１１，メモリチップ３０及び外部リード１７
は、図７に示すように、ワイヤ１６により相互に電気的
に接続されている。このように、ＲＡＭチップ１２とＲ
ＯＭチップ１３とを積層させることによって、メモリチ
ップ（ＲＡＭ，ＲＯＭチップ）の平面サイズが第１実施
例のそれより小さくなる。
【００２５】なお、上記実施例では、ＲＡＭチップ１２
及びＲＯＭチップ１３を備えたメモリ内蔵半導体装置に
ついて説明したが、少なくとも１つ以上のメモリチップ
を有する半導体装置全般に本発明を適用することができ
る。
【００２６】
【発明の効果】以上のように、請求項１の発明によれ
ば、メモリ回路及び演算回路をそれぞれメモリチップ及
び演算チップに形成し、それらメモリチップ及び演算チ
ップを同一パッケージ内に封止し、さらに適当に電気的
に接続しているので、メモリ容量の大容量化を図ること
ができる。
【００２７】また、請求項２の発明によれば、複数のメ
モリチップを相互に積層するとともに、その積層状態で
相互に電気的に接続しているので、上記請求項１の発明
にかかる半導体装置に比べて半導体装置の平面サイズを
より小さくすることができ、半導体装置を小型化するこ
とができる。
【００２８】さらに、請求項３の発明によれば、複数の
メモリチップを相互に積層するとともに、その積層状態
で相互に電気的に接続しているので、半導体装置を大型
化させることなく、メモリ容量を大きくすることができ
る。
【図面の簡単な説明】
【図１】この発明にかかるメモリ内蔵半導体装置の第１
実施例を示す斜視図である。
【図２】この発明にかかるメモリ内蔵半導体装置の第２
実施例を示す平面図である。
【図３】この発明にかかるメモリ内蔵半導体装置の第３
実施例を示す斜視図である。
【図４】この発明にかかるメモリ内蔵半導体装置の第４
実施例を示す断面図である。
【図５】この発明にかかるメモリ内蔵半導体装置の第５
実施例を示す断面図である。
【図６】この発明にかかるメモリ内蔵半導体装置の第６
実施例を示す部分断面図である。
【図７】この発明にかかるメモリ内蔵半導体装置の第６
実施例を示す斜視図である。
【図８】従来のメモリ内蔵メモリ内蔵半導体装置を示す
斜視図である。
【符号の説明】
１１ ＭＰＵ １２ ＲＡＭチップ １３ ＲＯＭチップ １４ パッケージ １７ 外部リード

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 メモリ回路が形成されたメモリチップ
    と、 演算回路が形成された演算チップと、 前記メモリチップと外部の間および／または前記演算チ
    ップと外部の間で、電気信号の授受を行うための複数の
    外部リードとを備え、 前記メモリチップ及び前記演算チップを同一パッケージ
    に封止するとともに、それらメモリチップ、演算チップ
    及び外部リードの間を、前記パッケージ内で必要に応じ
    て電気的に接続したことを特徴とするメモリ内蔵半導体
    装置。
  2. 【請求項２】 前記メモリチップを複数個備えており、
    それらのメモリチップが相互に積層されるとともに、そ
    の積層状態で前記複数のメモリチップが相互に電気的に
    接続された請求項１記載のメモリ内蔵半導体装置。
  3. 【請求項３】 前記メモリチップが前記演算チップ上に
    積層されるとともに、その積層状態で前記メモリチップ
    と前記演算チップとが電気的に接続された請求項１記載
    のメモリ内蔵半導体装置。
JP4097858A 1992-04-17 1992-04-17 メモリ内蔵半導体装置 Pending JPH05299575A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4097858A JPH05299575A (ja) 1992-04-17 1992-04-17 メモリ内蔵半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4097858A JPH05299575A (ja) 1992-04-17 1992-04-17 メモリ内蔵半導体装置

Publications (1)

Publication Number Publication Date
JPH05299575A true JPH05299575A (ja) 1993-11-12

Family

ID=14203454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4097858A Pending JPH05299575A (ja) 1992-04-17 1992-04-17 メモリ内蔵半導体装置

Country Status (1)

Country Link
JP (1) JPH05299575A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007018727A (ja) * 2006-09-11 2007-01-25 Renesas Technology Corp 半導体装置
US8223578B2 (en) 2000-05-26 2012-07-17 Renesas Electronics Corporation Semiconductor device including multi-chip

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142662A (ja) * 1986-12-05 1988-06-15 Hitachi Ltd 電子部品

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142662A (ja) * 1986-12-05 1988-06-15 Hitachi Ltd 電子部品

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8223578B2 (en) 2000-05-26 2012-07-17 Renesas Electronics Corporation Semiconductor device including multi-chip
US8711650B2 (en) 2000-05-26 2014-04-29 Renesas Electronics Corporation Semiconductor device including multi-chip
JP2007018727A (ja) * 2006-09-11 2007-01-25 Renesas Technology Corp 半導体装置
JP4574602B2 (ja) * 2006-09-11 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置

Similar Documents

Publication Publication Date Title
JP2537014B2 (ja) 電子素子用リ―ドフレ―ム・パッケ―ジ
US6927478B2 (en) Reduced size semiconductor package with stacked dies
JP3768761B2 (ja) 半導体装置およびその製造方法
US6700206B2 (en) Stacked semiconductor package and method producing same
JP2001189415A (ja) ワイヤボンディング方法及びこれを用いた半導体パッケージ
KR19980081439A (ko) 반도체 장치
JP2002231885A (ja) 半導体装置
US20060125093A1 (en) Multi-chip module having bonding wires and method of fabricating the same
JP2001223326A (ja) 半導体装置
JP2005209882A (ja) 半導体パッケージ及び半導体装置
JPH04307943A (ja) 半導体装置
JP3415509B2 (ja) 半導体装置
JP2001156251A (ja) 半導体装置
JP2000228468A (ja) 半導体チップ及び半導体装置
JP3316409B2 (ja) 複数のｉｃチップを備えた半導体装置の構造
JPH05299575A (ja) メモリ内蔵半導体装置
KR20020054475A (ko) 반도체 칩 적층 패키지 및 그 제조 방법
JPH05243482A (ja) 半導体集積回路
JPH10112521A (ja) 半導体装置の製造方法
KR20210128295A (ko) 반도체 칩과 커패시터를 포함한 반도체 패키지
JPH0461152A (ja) 半導体装置
JP2002237567A (ja) 半導体装置
JP2004228259A (ja) 半導体装置及びそれを用いた電子装置
JP2003273154A (ja) 半導体装置及びその製造方法
JPH0810746B2 (ja) メモリーモジュール