JPH0810746B2 - メモリーモジュール - Google Patents
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- JPH0810746B2 JPH0810746B2 JP62036966A JP3696687A JPH0810746B2 JP H0810746 B2 JPH0810746 B2 JP H0810746B2 JP 62036966 A JP62036966 A JP 62036966A JP 3696687 A JP3696687 A JP 3696687A JP H0810746 B2 JPH0810746 B2 JP H0810746B2
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁性基板上にメモリーICチップを２ケ以上
重ねて取付けたメモリーモジュールに関する。
重ねて取付けたメモリーモジュールに関する。
従来、この種のメモリーモジュールとしては、第８図
の断面図に示すような構造のものがある。図において、
絶縁性基板１は一般にプリント基板と称されているガラ
スエポキシ等からなり、その表面には絶縁層２、リード
挿入孔３等が形成され、このリード挿入孔３にはメモリ
ーICを封止したDIP（デュアルインラインパッケージ）
と称される半導体装置４のリード５が挿入され、半田６
等によって固定されている。このようなメモリーモジュ
ールに対しては、メモリーモジュールを搭載する電子装
置の能力増加にともなうメモリー容量の増加、及び電子
装置の小型化薄型化にともなうメモリーモジュールの小
型化薄型化の傾向が著しく、メモリーIC半導体装置の実
装密度の向上と薄型化が重要な課題となっている。
の断面図に示すような構造のものがある。図において、
絶縁性基板１は一般にプリント基板と称されているガラ
スエポキシ等からなり、その表面には絶縁層２、リード
挿入孔３等が形成され、このリード挿入孔３にはメモリ
ーICを封止したDIP（デュアルインラインパッケージ）
と称される半導体装置４のリード５が挿入され、半田６
等によって固定されている。このようなメモリーモジュ
ールに対しては、メモリーモジュールを搭載する電子装
置の能力増加にともなうメモリー容量の増加、及び電子
装置の小型化薄型化にともなうメモリーモジュールの小
型化薄型化の傾向が著しく、メモリーIC半導体装置の実
装密度の向上と薄型化が重要な課題となっている。
これに対して第９図に示すようなフラットパッケージ
７や、第10図に示すようなチップキャリヤーパッケージ
８を使用して実装密度の向上と薄型化を実現したものが
あるが、例えばメモリーカードのような超小型薄型の電
子装置に対しては十分でない。
７や、第10図に示すようなチップキャリヤーパッケージ
８を使用して実装密度の向上と薄型化を実現したものが
あるが、例えばメモリーカードのような超小型薄型の電
子装置に対しては十分でない。
メモリーカード用メモリーモジュールとしては、第11
図に示すような、配線層2,ボンディング用パッド９等を
形成した絶縁性基板１に、メモリーICチップ10を接着剤
11により固着し、このメモリーICチップ10の電極とボン
ディング用パッド９とをボンディングワイヤー12により
接続し、封止用樹脂13により封止するものがある。この
ような構造にすれば従来の方法に比べて実装密度の向上
と薄型化が実現できる。
図に示すような、配線層2,ボンディング用パッド９等を
形成した絶縁性基板１に、メモリーICチップ10を接着剤
11により固着し、このメモリーICチップ10の電極とボン
ディング用パッド９とをボンディングワイヤー12により
接続し、封止用樹脂13により封止するものがある。この
ような構造にすれば従来の方法に比べて実装密度の向上
と薄型化が実現できる。
上述した従来のメモリーモジュールは、半導体装置４
またはメモリーICチップ10を平面的に実装しているた
め、実装密度の向上に対しては限度がある。特に、メモ
リーカード用のメモリーモジュール等については、メモ
リーカードの外形が通常のキャッシュカードサイズに限
定されているため、搭載可能な半導体装置またはメモリ
ーICチップの数には限度があり、その結果メモリーカー
ドのメモリー容量にも限度が生じる。
またはメモリーICチップ10を平面的に実装しているた
め、実装密度の向上に対しては限度がある。特に、メモ
リーカード用のメモリーモジュール等については、メモ
リーカードの外形が通常のキャッシュカードサイズに限
定されているため、搭載可能な半導体装置またはメモリ
ーICチップの数には限度があり、その結果メモリーカー
ドのメモリー容量にも限度が生じる。
これに対して、例えばDIP半導体装置を２個上下に重
ねて１個当りの専有面積を半分にする立体的に実装する
ものがあるが、この場合は半導体装置の厚さが２倍以上
になり、例えばメモリーカードのように３〜5mm程度が
最大厚さである超薄型の電子装置には適用できないとい
う欠点がある。
ねて１個当りの専有面積を半分にする立体的に実装する
ものがあるが、この場合は半導体装置の厚さが２倍以上
になり、例えばメモリーカードのように３〜5mm程度が
最大厚さである超薄型の電子装置には適用できないとい
う欠点がある。
本発明の目的は、メモリーICチップをフィルムキャリ
ヤー方式によって２段以上に重ねて絶縁性基板に実装
し、高実装密度化と薄型化を可能としたメモリーモジュ
ールを提供することにある。
ヤー方式によって２段以上に重ねて絶縁性基板に実装
し、高実装密度化と薄型化を可能としたメモリーモジュ
ールを提供することにある。
本発明のメモリーモジュールは、絶縁性基板と、夫々
が、一主表面に形成された電極にリードが接続され上記
電極及び上記リードの両方を覆うように上記一主表面上
にコーティング樹脂が形成された二つのフィルムキャリ
ヤー方式のメモリーICチップであって、一方のメモリー
ICチップの上記一主表面に他方のメモリーICチップの他
主表面が接着されて重ねられ、かつ上記一方のメモリー
ICチップの他主表面あるいは上記他方のメモリーICチッ
プの上記一主表面が上記絶縁性基板に固定された二つの
フィルムキャリヤー方式のメモリーICチップとを有する
ことを特徴とする。
が、一主表面に形成された電極にリードが接続され上記
電極及び上記リードの両方を覆うように上記一主表面上
にコーティング樹脂が形成された二つのフィルムキャリ
ヤー方式のメモリーICチップであって、一方のメモリー
ICチップの上記一主表面に他方のメモリーICチップの他
主表面が接着されて重ねられ、かつ上記一方のメモリー
ICチップの他主表面あるいは上記他方のメモリーICチッ
プの上記一主表面が上記絶縁性基板に固定された二つの
フィルムキャリヤー方式のメモリーICチップとを有する
ことを特徴とする。
好ましくは、上記絶縁性基板上に形成され上記二つの
フィルムキャリヤー方式のメモリーICチップを取り囲む
樹脂ダム、及び上記樹脂ダムによって取り囲まれた空間
を充填し、上記二つのフィルムキャリヤー方式のメモリ
ーICチップを一体的に被覆する封止樹脂とをさらに有す
ることを特徴とする。
フィルムキャリヤー方式のメモリーICチップを取り囲む
樹脂ダム、及び上記樹脂ダムによって取り囲まれた空間
を充填し、上記二つのフィルムキャリヤー方式のメモリ
ーICチップを一体的に被覆する封止樹脂とをさらに有す
ることを特徴とする。
好ましくは、上記二つのフィルムキャリヤー方式のメ
モリーICチップは、夫々がチップセレクト端子及びその
他の端子を有し、上記その他の端子は上記絶縁性基板上
の端子に上記リードを介して共通に接続され、上記チッ
プセレクト端子は上記絶縁性基板上の個別の端子にそれ
ぞれ個別に上記リードを介して接続されることを特徴と
する。
モリーICチップは、夫々がチップセレクト端子及びその
他の端子を有し、上記その他の端子は上記絶縁性基板上
の端子に上記リードを介して共通に接続され、上記チッ
プセレクト端子は上記絶縁性基板上の個別の端子にそれ
ぞれ個別に上記リードを介して接続されることを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す部分断面図、第２
図，第４図はキャリヤーテープ上のICチップの２つの配
置を示す平面図、第３図，第５図は第２図，第４図のIC
チップの形状を示す平面図、第６図は本実施例を基板上
に配置した平面図である。第１図において、メモリーIC
チップ10,10′は接着剤11によって２段重ねになってメ
モリーモジュール用の絶縁性基板14上に搭載されてい
る。これらメモリーICチップ10,10′はフィルムキャリ
ヤー方式によって各々メモリーICチップの電極と絶縁基
板14のボンディング用パッド９とがリード15によってリ
ードボンディングされている。また、各々のメモリーIC
チップ10,10′上にはコーティング樹脂16がコーティン
グされており、メモリーICチップの全体を被覆するよう
に封止用樹脂13がメモリーICチップを封止している。
図，第４図はキャリヤーテープ上のICチップの２つの配
置を示す平面図、第３図，第５図は第２図，第４図のIC
チップの形状を示す平面図、第６図は本実施例を基板上
に配置した平面図である。第１図において、メモリーIC
チップ10,10′は接着剤11によって２段重ねになってメ
モリーモジュール用の絶縁性基板14上に搭載されてい
る。これらメモリーICチップ10,10′はフィルムキャリ
ヤー方式によって各々メモリーICチップの電極と絶縁基
板14のボンディング用パッド９とがリード15によってリ
ードボンディングされている。また、各々のメモリーIC
チップ10,10′上にはコーティング樹脂16がコーティン
グされており、メモリーICチップの全体を被覆するよう
に封止用樹脂13がメモリーICチップを封止している。
このような構造のメモリーモジュールの構造は次のよ
うに行われる。
うに行われる。
まず、第２図及び第４図に示すような、搬送及び位置
決め用のスプロケットホール17と、メモリーICチップ1
0,10′が入るデバイスホール18とを有する絶縁性フィル
ムに、銅等からなる金属箔を接着し、エッチング等によ
り所望の形状のリード15と電気選別用パッド19とを形成
したフィルムキャリヤーテープ20,20′とあらかじめ電
極端子上に金属突起物であるバンプ21を設けたメモリー
ICチップ10,10′とを準備し、次にフィルムキャリヤー
テープのリード15とメモリーICチップのバンプ21とを熱
圧着法または共晶法等によりインナーリードボンディン
グし、フィルムキャリヤーテープの状態で電気選別用パ
ッド19上に接触子を接触させて電気選別を実施する。つ
いで、第３図及び第５図に示すように、フィルムキャリ
ヤーテープのリード15を所望の長さに切断し成形する。
決め用のスプロケットホール17と、メモリーICチップ1
0,10′が入るデバイスホール18とを有する絶縁性フィル
ムに、銅等からなる金属箔を接着し、エッチング等によ
り所望の形状のリード15と電気選別用パッド19とを形成
したフィルムキャリヤーテープ20,20′とあらかじめ電
極端子上に金属突起物であるバンプ21を設けたメモリー
ICチップ10,10′とを準備し、次にフィルムキャリヤー
テープのリード15とメモリーICチップのバンプ21とを熱
圧着法または共晶法等によりインナーリードボンディン
グし、フィルムキャリヤーテープの状態で電気選別用パ
ッド19上に接触子を接触させて電気選別を実施する。つ
いで、第３図及び第５図に示すように、フィルムキャリ
ヤーテープのリード15を所望の長さに切断し成形する。
ここでフィルムキャリヤーテープ20,20′のリード15
のうち、少なくともメモリーICチップのチップ選択端子
にボンディングされるチップセレクト端子用リード22,2
2′については、第２図及び第４図に示すようにメモリ
ーICチップを２段に重ねる際の上段用と下段用でアウタ
リードボンディングする位置が各々異なるように形成
し、フィルムキャリヤーテープを上段用と下段用の２種
類準備する必要があり、またリードの切断成形の位置や
形状についても上段用と下段用でメモリーICチップの高
さやアウターリードボンディングする位置にあわせて別
々に設定されることが必要である。
のうち、少なくともメモリーICチップのチップ選択端子
にボンディングされるチップセレクト端子用リード22,2
2′については、第２図及び第４図に示すようにメモリ
ーICチップを２段に重ねる際の上段用と下段用でアウタ
リードボンディングする位置が各々異なるように形成
し、フィルムキャリヤーテープを上段用と下段用の２種
類準備する必要があり、またリードの切断成形の位置や
形状についても上段用と下段用でメモリーICチップの高
さやアウターリードボンディングする位置にあわせて別
々に設定されることが必要である。
但し、電気選別用パッド19については、上段用と下段
用のフィルムキャリヤーテープで共通の位置にすれば、
電気選別装置の共通化がはかれる。
用のフィルムキャリヤーテープで共通の位置にすれば、
電気選別装置の共通化がはかれる。
次に、第１図及び第６図に示すように配線層２とボン
ディング用パッド９とを有する絶縁性基板14を準備し、
リード切断成形済みのメモリーICチップ20を銀ペースト
等の接着剤11で絶縁性基板上に固着し、リード15,22を
ボンディング用パッド９にアウターリードボンディング
する。さらに、同様にしてメモリーICチップ20′を接着
剤11で先に固着済みのメモリーICチップ20上に固着し、
リード15,22′をボンディング用パッド９にアンウター
リードボンディングする。
ディング用パッド９とを有する絶縁性基板14を準備し、
リード切断成形済みのメモリーICチップ20を銀ペースト
等の接着剤11で絶縁性基板上に固着し、リード15,22を
ボンディング用パッド９にアウターリードボンディング
する。さらに、同様にしてメモリーICチップ20′を接着
剤11で先に固着済みのメモリーICチップ20上に固着し、
リード15,22′をボンディング用パッド９にアンウター
リードボンディングする。
ついで、樹脂ダム23を固着後、封止用樹脂13でメモリ
ーICチップ20,20′全体を被覆封止してメモリーモジュ
ールが完成する。
ーICチップ20,20′全体を被覆封止してメモリーモジュ
ールが完成する。
ここで絶縁性基板14のボンディング用パッド９のう
ち、チップセレクト端子用リード22,22′に対応するボ
ンディング用パッド９については、第６図に示すように
チップセレクト端子用リード位置にあわせ、かつ電気的
にも別々に設けておく必要がある。また、リード15,22,
22′がメモリーICチップ10,10′の周縁とショートする
のを防止するため、下段のメモリーチップIC表面の保護
のため及びメモリーICチップの耐湿性向上のために第１
図に示すようにコーティング樹脂16をメモリーICチップ
表面及びリードとメモリーICチップ縁との間を埋めるよ
うにコーティングすることが必要である。この樹脂のコ
ーティングはインナーリードボンディング工程からアウ
ターリードボンディング工程迄の間で実施可能である
が、リード切断工程前のフィルムキャリヤーテープの状
態で実施する方が作業性が良好である。
ち、チップセレクト端子用リード22,22′に対応するボ
ンディング用パッド９については、第６図に示すように
チップセレクト端子用リード位置にあわせ、かつ電気的
にも別々に設けておく必要がある。また、リード15,22,
22′がメモリーICチップ10,10′の周縁とショートする
のを防止するため、下段のメモリーチップIC表面の保護
のため及びメモリーICチップの耐湿性向上のために第１
図に示すようにコーティング樹脂16をメモリーICチップ
表面及びリードとメモリーICチップ縁との間を埋めるよ
うにコーティングすることが必要である。この樹脂のコ
ーティングはインナーリードボンディング工程からアウ
ターリードボンディング工程迄の間で実施可能である
が、リード切断工程前のフィルムキャリヤーテープの状
態で実施する方が作業性が良好である。
第７図は本発明の第２の実施例の縦断面図である。本
実施例もメモリーICチップ10,10′は接着剤11によって
２段重ねにかつメモリーICチップ表面を下にしたフェイ
スダウンで絶縁性基板に搭載されている。これらメモリ
ーICチップ10,10′はフィルムキャリヤー方式によって
各々メモリーICチップの電極と絶縁性基板14のボンディ
ング用パッド９とがリード15によってリードボンディン
グされている。また、各々のメモリーICチップ10,10′
上にはコーティング樹脂16がコーティングされており、
メモリーICチップの全体を被覆するように封止用樹脂13
がメモリーICチップを封止している。
実施例もメモリーICチップ10,10′は接着剤11によって
２段重ねにかつメモリーICチップ表面を下にしたフェイ
スダウンで絶縁性基板に搭載されている。これらメモリ
ーICチップ10,10′はフィルムキャリヤー方式によって
各々メモリーICチップの電極と絶縁性基板14のボンディ
ング用パッド９とがリード15によってリードボンディン
グされている。また、各々のメモリーICチップ10,10′
上にはコーティング樹脂16がコーティングされており、
メモリーICチップの全体を被覆するように封止用樹脂13
がメモリーICチップを封止している。
このような構造のメモリーモジュールの製造は、メモ
リーICチップをフェイスダウンで搭載する以外は、第１
の実施例と同様にして実施できる。
リーICチップをフェイスダウンで搭載する以外は、第１
の実施例と同様にして実施できる。
本実施例では、メモリーICチップがフェイスダウンで
搭載されているため、リード15の成形量が小さくて良
く、その結果メモリーICチップ縁とボンディング用パッ
ド９との距離を短かくすることができ実装密度の向上が
はかれる。
搭載されているため、リード15の成形量が小さくて良
く、その結果メモリーICチップ縁とボンディング用パッ
ド９との距離を短かくすることができ実装密度の向上が
はかれる。
なお、本実施例ではメモリーICチップの２段重ねにつ
いて説明したが、３段以上に重ねても同様に実施可能で
ある。また、メモリーモジュールの外装部を強固にして
おけば、メモリーICチップを被覆する樹脂13の省略が可
能である。
いて説明したが、３段以上に重ねても同様に実施可能で
ある。また、メモリーモジュールの外装部を強固にして
おけば、メモリーICチップを被覆する樹脂13の省略が可
能である。
さらに、下段用のメモリーICチップ10をメモリーICチ
ップ表面を下にしたフェイスダウンで絶縁性基板14に搭
載し、上段用のメモリーICチップ10′をメモリーICチッ
プ表面を上にしたフェイスアップで搭載する方法等のよ
うに、メモリーICチップ面を交互にする方法でも実施可
能であるが、この場合においては、メモリーICチップの
全端子について上段用と下段用の端子位置が異なるの
で、絶縁基板上のボンディング用パッド及びフィルムキ
ャリヤーテープのリードの位置を各端子で独立して設け
る必要がある。
ップ表面を下にしたフェイスダウンで絶縁性基板14に搭
載し、上段用のメモリーICチップ10′をメモリーICチッ
プ表面を上にしたフェイスアップで搭載する方法等のよ
うに、メモリーICチップ面を交互にする方法でも実施可
能であるが、この場合においては、メモリーICチップの
全端子について上段用と下段用の端子位置が異なるの
で、絶縁基板上のボンディング用パッド及びフィルムキ
ャリヤーテープのリードの位置を各端子で独立して設け
る必要がある。
以上説明したように、本発明は、メモリーICチップを
２段以上重ね、またフィルムキャリヤー方式によってリ
ードボンディングすることにより、メモリーICチップの
実装密度の向上ができると共に、メモリーモジュールの
薄型化が可能となり、大容量のメモリーカードに対応し
たメモリーモジュールを提供することができる。
２段以上重ね、またフィルムキャリヤー方式によってリ
ードボンディングすることにより、メモリーICチップの
実装密度の向上ができると共に、メモリーモジュールの
薄型化が可能となり、大容量のメモリーカードに対応し
たメモリーモジュールを提供することができる。
第１図は本発明の第１の実施例のメモリーモジュールの
縦断面図、第２図，第４図は第１図のキャリヤーテープ
の２つの配置を示す平面図、第３図，第５図は第２図，
第４図のICチップの形状を示す平面図、第６図は本実施
例を基板上に配置した平面図、第７図は本発明の第２の
実施例の断面図、第８図，第11図は従来のメモリーモジ
ュールの二例の断面図、第９図，第10図は一般の半導体
装置の二例の斜視図である。 １……絶縁性基板、２……配線層、３……リード挿入
孔、４……DIP半導体装置、５……半導体装置のリー
ド、６……半田、７……フラットパッケージ、８……チ
ップキャリアパッケージ、9,9′……ボンディング用パ
ッド、10,10′……メモリICチップ、11……接着剤、12
……ボンディングワイヤー、13……封止用樹脂、14……
モジュール基板、15……リード、16……コーティング樹
脂、17……スプロケットホール、18……デバイスホー
ル、19……電気選別用パッド、20,20′……フィルムキ
ャリヤーテープ、21……バンプ、22,22′……チップセ
レクト端子用リード、23……樹脂ダム。
縦断面図、第２図，第４図は第１図のキャリヤーテープ
の２つの配置を示す平面図、第３図，第５図は第２図，
第４図のICチップの形状を示す平面図、第６図は本実施
例を基板上に配置した平面図、第７図は本発明の第２の
実施例の断面図、第８図，第11図は従来のメモリーモジ
ュールの二例の断面図、第９図，第10図は一般の半導体
装置の二例の斜視図である。 １……絶縁性基板、２……配線層、３……リード挿入
孔、４……DIP半導体装置、５……半導体装置のリー
ド、６……半田、７……フラットパッケージ、８……チ
ップキャリアパッケージ、9,9′……ボンディング用パ
ッド、10,10′……メモリICチップ、11……接着剤、12
……ボンディングワイヤー、13……封止用樹脂、14……
モジュール基板、15……リード、16……コーティング樹
脂、17……スプロケットホール、18……デバイスホー
ル、19……電気選別用パッド、20,20′……フィルムキ
ャリヤーテープ、21……バンプ、22,22′……チップセ
レクト端子用リード、23……樹脂ダム。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18
Claims (3)
- 【請求項１】絶縁性基板と、夫々が、一主表面に形成さ
れた電極にリードが接続され前記電極及び前記リードの
両方を覆うように前記一主表面上にコーティング樹脂が
形成された二つのフィルムキャリヤー方式のメモリーIC
チップであって、一方のメモリーICチップの前記一主表
面に他方のメモリーICチップの他主表面が接着されて重
ねられ、かつ前記一方のメモリーICチップの他主表面あ
るいは前記他方のメモリーICチップの前記一主表面が前
記絶縁性基板に固定された二つのフィルムキャリヤー方
式のメモリーICチップとを有するメモリーモジュール。 - 【請求項２】前記絶縁性基板上に形成さ前記二つのフィ
ルムキャリヤー方式のメモリーICチップを取り囲む樹脂
ダム、及び前記樹脂ダムによって取り囲まれた空間を充
填し、前記二つのフィルムキャリヤー方式のメモリーIC
チップを一体的に被覆する封止樹脂とをさらに有するこ
とを特徴とする特許請求の範囲第１項記載のメモリーモ
ジュール。 - 【請求項３】前記二つのフィルムキャリヤー方式のメモ
リーICチップは、夫々がチップセレクト端子及びその他
の端子を有し、前記その他の端子は前記絶縁性基板上の
端子に前記リードを介して共通に接続され、前記チップ
セレクト端子は前記絶縁性基板上の個別の端子にそれぞ
れ個別に前記リードを介して接続されることを特徴とす
る特許請求の範囲第１項または第２項記載のメモリーモ
ジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036966A JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62036966A JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204635A JPS63204635A (ja) | 1988-08-24 |
| JPH0810746B2 true JPH0810746B2 (ja) | 1996-01-31 |
Family
ID=12484476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036966A Expired - Lifetime JPH0810746B2 (ja) | 1987-02-19 | 1987-02-19 | メモリーモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810746B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996583A (en) * | 1989-02-15 | 1991-02-26 | Matsushita Electric Industrial Co., Ltd. | Stack type semiconductor package |
| JP2855719B2 (ja) * | 1989-03-20 | 1999-02-10 | セイコーエプソン株式会社 | 半導体装置 |
| GB8927164D0 (en) * | 1989-12-01 | 1990-01-31 | Inmos Ltd | Semiconductor chip packages |
| US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
-
1987
- 1987-02-19 JP JP62036966A patent/JPH0810746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204635A (ja) | 1988-08-24 |
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