JPH0461152A - 半導体装置 - Google Patents

半導体装置

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JPH0461152A
JPH0461152A JP16443890A JP16443890A JPH0461152A JP H0461152 A JPH0461152 A JP H0461152A JP 16443890 A JP16443890 A JP 16443890A JP 16443890 A JP16443890 A JP 16443890A JP H0461152 A JPH0461152 A JP H0461152A
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JP
Japan
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semiconductor
semiconductor device
semiconductor chip
input
bonding
Prior art date
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JP16443890A
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English (en)
Inventor
Yoshitake Tsuruoka
鶴岡　義丈
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0461152A publication Critical patent/JPH0461152A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体チップがリードフレームに接合された半
導体装置に関する。
［従来の技術］ 第５図は従来の半導体装置の１例を示す断面図である。
但し、この第５図は半導体チップをパッケージに封入す
る前の状態を示すものである。
半導体チップ１１には所定の内部回路が形成されている
。そして、この半導体チソブエ１の」二面縁部には、内
部回路に電気的に接続されたボンディングパッド１３が
設けられている。
リードフレームはアイランド１２及びこのアイランド１
２の周囲に形成されたインナーリード１４等により構成
されている。半導体チップ１１は、このリードフレーム
の中央に設けられたアイランド１２上に、銀ペースト等
の導電性接着剤又は金シリコン合金等により接合されて
いる。そして、ボンディングパッド１３とリードフレー
ムのインナーリード１４とは、ボンディングワイヤ１６
を介して電気的に接続されている。
この半導体チップ１１、ボンディングワイヤ１６及びイ
ンナーリード１４等は、樹脂又はセラミック等のパッケ
ージに封入されており、インナーリード１４に連結され
たアウターリード（図示せず）のみがパッケージの外部
に導出している。
この半導体装置においては、半導体チップ１１とインナ
ーリード１４とが離隔して配置されているため、半導体
チップ１１のサイズに比して、パッケージの外形寸法が
比較的大きくなるという欠点がある。
このため、近年、半導体チップに比してパッケージの外
形寸法を比較的小さくすることができるチー／ジオンリ
ード（Ｃｈｉｐ　Ｏｎ　Ｌｅａｄ　；以下、ＣＯＬとい
う）方式及びリードオンチップ（Ｌｅａｄ　０ｎＣｈｌ
ｐ　；以下、ＬＯＣという）方式の半導体装置が提案さ
れている。
第６図（ａ）はＣＯＬ方式の半導体装置を示す斜視図で
ある。但し、この第６図（ａ）は半導体チップをパッケ
ージに封入する前の状態を示すものである。
このＣＯＬ方式の半導体装置においては、半導体チップ
ｌｌａは複数のインナーリード１４ａの先端部上に接合
されている。そして、半導体チップｌｌａ上のボンディ
ングパッド１３ａは、ボンディングワイヤ１６ａを介し
てインナーリード１４ａに電気的に接続されている。
第６図（ｂ）はＬＯＣ方式の半導体装置を示す斜視図で
ある。但し、この第６図（ｂ）も半導体チップをパッケ
ージに封入する前の状態を示すものである。
半導体チップ１１ｂは複数のインナーリード１４ｂの先
端部の下面にボンディングパッド形成面を上方に向けて
接合されている。この場合に、インナーリード１４ｂは
、半導体チップｌｌｂ上面のボンディングパッド１３ｂ
の配設位置を避けて配置されている。そして、ボンディ
ングパッド１３ｂとインナーリード１４ｂとは、ボンデ
ィングワイヤＩＥ３ｂを介して電気的に接続されている
。
上述のＣＯＬ方式の半導体装置及びＬＯＣ方式の半導体
装置は、第５図に示す半導体装置と同等のサイズのパッ
ケージ内に、例えば４Ｍビット乃至１６Ｍビット＋７）
　Ｄ　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　ＲａｎｄｏｍＡｃ
ｃｅｓｓ　Ｒｅａｄ　Ｗｒｉｔｅ　Ｍｅｍｏｒｙ）等の
大規模集積回路用半導体チップを封入することができる
。
［発明が解決しようとする課題］ しかしながら、近時、半導体集積回路の高集積化が促進
されており、従来に比してより一層高集積化された半導
体装置が要望されている。上述の従来の半導体装置は、
いずれもこのような要望に応えることはできない。ＣＯ
Ｌ方式又はＬＯＧ方式の半導体装置でも、１つのパッケ
ージ内に１つの半導体チップが封入されているので、同
様に高集積化には限界がある。
本発明はかかる問題点に鑑みてなされたものであって、
従来のＣＯＬ方式及びＬＯＧ方式の半導体装置に比して
更に高集積化が可能な半導体装置を提供することを目的
とする。
［課題を解決するための手段］ 本発明に係る半導体装置は、同一の信号が入力及び／又
は出力されるボンディングパッドが鏡面対称の位置に配
置された第１及び第２の半導体チップと、この第１及び
第２の半導体チップ間に挟み込まれ双方の半導体チップ
の前記同一信号が入力及び／又は出力される６対のボン
ディングパッドに夫々接続された複数のインナーリード
とを有することを特徴とする。
〔作用コ 本発明に係る半導体装置は、第１及び第２の半導体チッ
プにより複数のインナーリードが挟み込まれて構成され
ている。そして、この第１及び第２の半導体チップは、
同一の信号が入力及び／又は出力されるボンディングパ
ッドが鏡面対称の位置に配置されており、前記各インナ
ーリードにはこの２つの半導体チップの前記同一信号が
入力される６対のボンディングパッドが夫々接続されて
いる。つまり、本発明に係る半導体装置は、インナーリ
ードの両側に夫々半導体チップが１個づつ搭載されてお
り、各半導体チップに共通に入力される信号又は各半導
体チップから同一の信号として出力される信号は、同一
・のインナーリードを介して各半導体チップのボンディ
ングパッドに入力又は出力される。これにより、従来に
比して実質的に２倍の集積度を実現することができる。
第１及び第２のｖ７導体チップにチップセレクト信号が
入力される場合は、チップセレクト信号は各半導体チッ
プに個別的に入力される必要がある。
このため、チップセレクト信号が入力及び／又は出力さ
れるボンディングパッドは、前記第１及び第２の半導体
チップにおいて、鏡面対称の位置に配置されていないよ
うにする。
また、データ入出力信号が入出力されるボンディングパ
ッドを夫々鏡面対称の位置に配置せず、第１及び第２の
半導体チップにこれらの信号を個別的に入出力させ、第
１及び第２の半導体チップを同時に動作させるようにし
てもよい。これにより、従来の２倍の処理能力を有する
半導体装置を従来と路間−のサイズで構成することもで
きる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。
第１図は本発明の第１の実施例に係る半導体装置を示す
断面図である。
リードフレームはインナーリード４ａ及びアウターリー
ド４ｂにより構成されており、このリードフレームのイ
ンナーリード４ａの先端部を挾んで第１の半導体チップ
１及び第２の半導体チップ２が配置されている。半導体
チップ２はボンディングパッド３ｂ形成面を上方に向Ｕ
て配置されており、インナーリード４ａの下面にボンデ
ィングパッド３ｂが接合されている。また、半導体チッ
プ１はボンディングパッド３ａ形成面を下カに向けて配
置されており、インサーリー・ド４ａの上面にボンディ
ングパッド３ａが接合されている。
そして、これらの半導体チップ１，２はプラスチックモ
ールド部５に封止されており、アウターリード４ｂのみ
がプラスチックモールド部５から外部に導出している。
第２図（ａ）は半導体チップ１を示す平面図、第２図（
ｂ）は半導体チップ２を示す平面図である。半導体チッ
プ１及び２には、同一の機能をイＪする内部回路が形成
されている。そして、第２図（ａ）及び（ｂ）にボすよ
うに、この２つの半導体チップ１．２は鏡面対称の位置
に各ボンディングパッド３ａ、３ｂが設けられている。
即ち、各ボンディングパッド３ａ、３ｂは、第３図に示
すように２個の半導体チップ１，２がそのボンディング
パッド形成面を対向させて配置された場合に、同一の信
号が入力されるべきパッドが整合するように配置されて
いる。但し、チップセレクト信号用パッド６ａ、６ｂは
同一のインナーリード４ａに接続されることがないよう
に鏡面対称の位置から相互に外れており、各チップセレ
クト信号用バッド６ａ、６ｂに整合する位置には、夫々
内部回路に接続されていないダミーパッド７　ａ　＋　
７　ｂが設けられている。
パッド３ａ、３ｂ、６ａ、６ｂ、７ａ、７ｂとインナー
リード４ａとの接合は、例えばパッド３ａ、３ｂ、６ａ
、８ｂ、７ａ、７ｂ又はインナーリード４ａの表面に金
又は半田等のバンプを形成し、このバンブを介してパッ
ド３ａ＋　　３ｂ＋　６ａ。
（３ｂ　＋　　７　ａ　、７　ｂとインナーリード４ａ
とを熱圧着法又は共晶法等により接合することができる
。
本実施例に係る半導体装置においては、チップセレクト
４Ｍ号を除いて、インナーリード４ａを介して２個の半
導体チップ１，２に同一の入力信号が入力される。そし
て、チップセレクト信号により、いずれか一方の半導体
チップ１．２のみを選択的に動作させることができる。
本実施例に係る半導体装置は上述の如く構成されている
ため、従来の半導体装置に比して、実質的に２倍の集積
度を有している。
第４図は本発明の第２の実施例に係る半導体装置を示す
斜視図である。但し、この第４図は半導体チップをパッ
ケージに封入する前の状態を示している。
本実施例が第１の実施例と異なる点は２個の半導体チッ
プ１，２の間に放熱用金属板８が設けられているこきに
あり、その他の構成は基本的には第１の実施例と同様で
ある。
上述の如く、本実施例においては２個の半導体チップ１
，２の間に金属板８が介装されている。
そして、この金属板８から側方に向けて放熱用リード８
ａが導出されている。この金属板８及び放熱用リード８
ａは、インナーリード４ａと共にリードフレームを構成
している。
本実施例においては、半導体チップ１，２から発生した
熱は、金属板８及び放熱用リード８ａを介して、外部に
放散される。これにより、本実施例に係る半導体装置は
、第１の実施例と同様の効果を得ることができるのに加
えて、熱に起因した誤動作の発生を抑制することができ
るという効果を奏する。
なお、上述の各実施例は、チップセレクト信号が入力さ
れる半導体装置に適用したものである。
即ち、チップセレクト信号用パッドを除いて、２個の半
導体チップ１，２の信号入出力用及び電源用パッドを同
一のインナーリードに接合した場合のものである。しか
し、本発明はこれに限らずデータ入出力信号が入出力さ
れる半導体装置にも適用できる。例えば、４ビツトの入
出力を有する２個の半導体チップの各入出力パッドを夫
々インナーリードに個別的に接合することができる。こ
れにより、８ビツトの入出力を有する半導体装置を形成
することができる。
［発明の効果コ 以上説明したように本発明によれば、同一の信号が入力
及び／又は出力されるボンディングパッドが鏡面対称の
位置に配置された２個の半導体チップがインナーリード
を挾んで配置されているから、従来の半導体装置に比し
て実質的に２倍の集積度を得ることができる。従って、
本発明に係る半導体装置は、半導体装置の高集積化に極
めて有用である。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係る半導体装置を示す
断面図、第２図（ａ）は第１の半導体チップを示す平面
図、第２図（ｂ）は第２の半導体チップを示す平面図、
第３図は半導体チップとインナーリードとの接合状態を
示す断面図、第４図は本発明の第２の実施例に係る半導
体装置を示す斜視図、第５図は従来の半導体装置の１例
を示す断面図、第６図（ａ）は従来のＣＯＬ方式の半導
体装置を示す斜視図、第６図（ｂ）は従来のＬＯＣ方式
の半導体装置を示す斜視図である。 １＋　　２．１１．ｌｉａ、ｌｌｂ；半導体チップ、３
　ａｓ　３　ｂ、　　１３．　１３　ａ、　　１３　ｂ
　；ボンディングパッド、４ａ＋　　１４，１４ａ、１
４ｂ；インナーリード、４ｂ；アウターリード、５：モ
ールド部、８ａ、ｅｂ；チップセレクト信号用ノ４ツド
、７　ａ　＋　　７　ｂ　；ダミーパッド、８；金属板
、８ａ；放熱用リード、１６．ｌｅａ、ｔ６ｂ；ボンデ
ィングワイヤ ７ａ、７ｂ、　タミー／でラド ￥　ｌｒ！ｉ！Ｊ

Claims (3)

    【特許請求の範囲】
  1. （１）同一の信号が入力及び／又は出力されるボンディ
    ングパッドが鏡面対称の位置に配置された第１及び第２
    の半導体チップと、この第１及び第２の半導体チップ間
    に挟み込まれ双方の半導体チップの前記同一信号が入力
    及び／又は出力される各対のボンディングパッドに夫々
    接続された複数のインナーリードとを有することを特徴
    とする半導体装置。
  2. （２）前記第１及び第２の半導体チップのチップセレク
    ト信号が入力されるボンディングパッドは夫々鏡面対称
    の位置に配置されていないことを特徴とする請求項１に
    記載の半導体装置。
  3. （３）前記第１及び第２の半導体チップのデータ入出力
    信号が入出力されるボンディングパッドは夫々鏡面対称
    の位置に配置されていないことを特徴とする請求項１に
    記載の半導体装置。
JP16443890A 1990-06-22 1990-06-22 半導体装置 Pending JPH0461152A (ja)

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