JP2007018727A - 半導体装置 - Google Patents
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Abstract
【解決手段】フラッシュメモリが形成された第1半導体チップ(CHIP1)と、スタティック・ランダム・アクセスメモリが形成された第2半導体チップ(CHIP2)と、複数のメモリバンクを有し、クロックに同期したコマンドにより読出し/書込みを行うダイナミック・ランダムアクセス・メモリを含む第3半導体チップ(CHIP3)と、前記第1から第3半導体チップとが内部に含まれる封止体(COVER)とを有し、前記封止体は、前記第1から第3半導体チップと電気的接続をするための複数の第1電極と、前記複数の第1電極に接続され前記封止体の外部に対して電気的接続をするための複数の第2電極とを有する。
【選択図】図16
Description
図1は本発明を適用した半導体集積回路装置の一例であるメモリモジュールの第一の実施例を示したものである。本メモリモジュールは3つのチップによって構成されている。以下に夫々のチップについて説明する。
図14は本発明におけるメモリモジュールを構成するCHIP2の別の実施例を示したものである。
図15は本発明におけるメモリモジュールを構成するCHIP2及びCHIP3の第三の実施例を示したものである。本実施例におけるCHIP4(DRAM+CTL_LOGIC)は制御回路(CTL_LOGIC)とDRAMから構成されており、 制御回路を構成するATD、DTD、FIFO、R/W BUFFER、A_CONT、INT、TMP、RC、PM、CLK_GEN、COM_GENとDRAMとが1チップに集積されている。図14に示したCHIP2にDRAMを混載した構成となっている。以下でその動作を説明する。
図16は本発明におけるメモリモジュールの第四の実施例を示したものである。図16(A)には上面図、図16(B)には断面図を示した。本メモリモジュールはボールグリッドアレイ(BGA)によって装置に実装する基盤(例えばガラスエポキシ基板でできたプリント回路ボードPCB)上にCHIP1(FLASH)とCHIP3(DRAM)が搭載されている。とくに制限されないが、CHIP3にはいわゆるチップの中央に信号及び電源パッド列が1列に並ぶ汎用DRAMのベアチップが使用されている。CHIP1(FLASH)の上面にはさらに CHIP2 (SRAM+CTL_LOGIC)が搭載されている。CHIP1と基盤上のボンディングパットはボンディングワイヤ(PATH1)で接続され、CHIP2と基盤上のボンディングパットはボンディングワイヤ(PATH2)で接続されている。CHIP3は基盤上のボンディングパッドとボンディングワイヤ(PATH3)で接続される他、CHIP2とボンディングワイヤ(PATH4)でも接続される。チップの搭載された基盤上面は封止物となるレジン樹脂によりモールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー(COVER)を使用しても良い。
CHIP2…制御回路(CTL_LOGIC)またはスタティックランダムアクセスメモリ(SRAM)と制御回路(CTL_LOGIC)が集積された半導体チップ
CHIP3…ダイナミックランダムアクセスメモリ(DRAM)
CHIP4…ダイナミックランダムアクセスメモリ(DRAM)と制御回路(CTL_LOGIC)が集積された半導体チップ
A0〜A20…アドレス信号
S-/CE1…CHIP2のチップイネーブル信号
S-CE2…CHIP2のチップイネーブル信号
S-/E…CHIP2のアウトプットイネーブル信号
S-/WE…CHIP2のライトイネーブル信号
S-/LB…CHIP2のロアーバイト選択信号
S-/UB…CHIP2のアッパーバイト選択信号
F-/WE…CHIP1のライトイネーブル信号
F-/RP…CHIP1リセット/ディープパワーダウン信号
F-/WP…CHIP1ライトプロテクト信号
F-RDY/BUSY…CHIP1レディ/ビジィアウトプット信号
F-/CE…CHIP1チップイネーブル信号
F-/OE…CHIP1アウトプットイネーブル信号
F-VCC…CHIP1の電源
F-VSS…CHIP1グラウンド
S-VCC…CHIP2の電源
S-VSS…CHIP2のグラウンド
L-VCC…CHIP2の電源
L-VSS…CHIP2グラウンド
PS…パワー制御信号
I/O0〜I/O15…データ入出力
D-CLK…CHIP3のクロック
D-A0〜D-A13…CHIP3のアドレス信号
D-CKE…CHIP3のクロックイネーブル信号
D-/CS…CHIP3のチップセレクト信号
D-/RAS…CHIP3のロウアドレスストローブ信号
D-/CAS…CHIP3のカラムアドレスストローブ信号
D-/WE…CHIP3のライトイネーブル信号
D-DQMU/DQML…CHIP3のインプット/アウトプットマスク信号
D-DQ0〜D-DQ15…CHIP3のデータ入出力
D-VCC…CHIP3の電源
D-VSS…CHIP3のグラウンド
D-VCCQ…CHIP3のI/O用電源
D-VSSQ…CHIP3のI/O用グラウンド
AS…アクセススイッチ回路
SRAM…スタティックランダムアクセスメモリ
ATD…アドレストランジションディテクタ
DTD…データトランジションディテクタ
MMU…メモリマネージメントユニット
FIFO…ファーストインファーストアウト(メモリ)
R/W BUFFER リード/ライトバッファ
INT…初期化回路、 TMP…温度測定モジュール
RC…リフレッシュカウンタ
PM…パワーマネージメントモジュール
A_CONTアクセスコントローラ
CLK_GEN…クロックジェネレータ
COM_GEN…コマンドジェネレータ
S-CS…SRAM用チップセレクト信号の総称
F-CS…不揮発メモリ用チップセレクト信号の総称
SHADOW…シャドウ領域
/ΦA0…ATD回路によるアドレス変化検出信号
/ΦAN ATD回路によるアドレス変化検出信号
/ΦATD…ATD回路出力信号
D1…ディレイエレメント
D2…ディレイエレメント
WORK…ワーク期間
REF…リフレッシュ期間
PCB…プリント回路基板
COVER…モジュールの封止カバー
PATH1…PCBとCHIP1を接続するボンディング配線
PATH2…PCBとCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH3…PCBとCHIP3を接続するボンディング配線
PATH4…CHIP3とCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH5…PCBとBGAによって配置されたCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH6…CHIP3とBGAによって配置されたCHIP1上に搭載されたCHIP2とを接続するボンディング配線
PATH7…BGAによって配置されたCHIP3上に搭載されたCHIP1とさらにその上に搭載されたCHIP2とを接続するボンディング配線
PATH8…BGAによって配置されたCHIP3上に搭載されたCHIP1の上に搭載されたCHIP2とPCBとを接続するボンディング配線
PATH9…BGAによって配置されたCHIP3上に搭載されたCHIP1と同じくCHIP2とを接続するボンディング配線
PATH10…BGAによって配置されたCHIP3上に搭載されたCHIP2において、モジュールの中心側に配置されたボンディングパットとPCBとを接続するボンディング配線
PATH11…BGAによって配置されたCHIP1上に搭載されたCHIP2と同じくCHIP3とを接続するボンディング配線でCHIP3がLOC形式のボンディングパット配置のもの
PATH12…CHIP1とCHIP1上に搭載されたCHIP2を接続するボンディング配線
Claims (13)
- フラッシュメモリが形成された第1半導体チップと、
スタティック・ランダム・アクセスメモリが形成された第2半導体チップと、
複数のメモリバンクを有し、クロックに同期したコマンドにより読出し/書込みを行うダイナミック・ランダムアクセス・メモリを含む第3半導体チップと、
前記第1から第3半導体チップとが内部に含まれる封止体とを有し、
前記封止体は、前記第1から第3半導体チップと電気的接続をするための複数の第1電極と、前記複数の第1電極に接続され前記封止体の外部に対して電気的接続をするための複数の第2電極とを有することを特徴とする半導体装置。 - 請求項1において、
前記封止体はその第1主面に前記複数の第1電極が設けられ前記第1主面に対向する第2主面に前記複数の第2電極が設けられた基板を含み、
前記第1チップと前記第3チップは、前記基板の前記第1主面上に並んで搭載され、
前記第2チップは前記第1チップの上に搭載されることを特徴とする半導体装置。 - 請求項2において、
前記第1から第3チップと前記複数の第1電極との間の接続はボンディングワイヤを介して形成されることを特徴とする半導体装置。 - 請求項2において、
前記第1チップ及び第3チップの少なくとの一つと前記複数の第1電極との間の接続は半田バンプを介したフェースダウンボンディングによって形成されることを特徴とする半導体装置。 - 請求項1において、
前記封止体はその第1主面に前記複数の第1電極が設けられ前記第1主面に対向する第2主面に前記複数の第2電極が設けられた基板を含み、
前記前記第3チップは、前記基板の前記第1主面上に搭載され、
前記第1チップ及び第2チップは前記第3チップの上に搭載されることを特徴とする半導体装置。 - 請求項5において、前記第2チップは、前記第1チップの上に搭載されることを特徴とする半導体装置。
- 請求項1において、前記複数の第2電極は、前記フラッシュメモリと前記スタティック・ランダム・アクセスメモリに対して共通に設けられた複数のアドレス信号端子と、前記フラッシュメモリのアクセス制御のための複数の第1制御信号端子と、前記スタティック・ランダム・アクセスメモリのアクセス制御のための複数の第2制御信号端子と、前記第1から第3半導体チップに対する複数の電源端子とを含み、
前記第3半導体チップは、前記ダイナミック・ランダムアクセス・メモリに対して設けられた、コマンド信号入力のための第1ノード、アドレス信号入力のための第2ノード、及びデータ入出力のための第3ノードとを有し、
前記第2半導体チップは、前記メモリに対するコマンド信号を出力するための第4ノードと、前記メモリに対するアドレスを出力するための第5ノードと、第6ノードとを含むメモリコントローラを更に有し、
前記第1から第3ノードと前記第4から第6ノードとは前記第1主面上の前記複数の第1電極の所定のものを介して接続されることを特徴とする半導体装置。 - 請求項1において、前記複数の第2電極は、前記フラッシュメモリと前記スタティック・ランダム・アクセスメモリに対して共通に設けられた複数のアドレス信号端子と、前記フラッシュメモリのアクセス制御のための複数の第1制御信号端子と、前記スタティック・ランダム・アクセスメモリのアクセス制御のための複数の第2制御信号端子と、前記第1から第3半導体チップに対する複数の電源端子とを含むことを特徴とする半導体装置。
- 請求項8において、前記複数の第2電極は、前記第3半導体チップの前記メモリの機能テストのためのテスト端子を更に含むことを特徴とする半導体装置。
- 請求項8において、前記半導体装置は、前記複数の第2電極から前記第3半導体チップの前記ダイナミック・ランダムアクセス・メモリに対するリフレッシュ制御コマンドの投入が不要とされることを特徴とする半導体装置。
- 請求項1において、前記ダイナミック・ランダムアクセス・メモリはシンクロナスDRAMであることを特徴とする半導体装置。
- 請求項11において、前記シンクロナスDRAMは、4個のメモリバンクを有し、2個の前記メモリバンクが第1メモリブロックに割り当てられるとともに、残る2個の前記メモリバンクが第2メモリブロックに割り当てられることを特徴とする半導体装置。
- 第1半導体チップと第2半導体チップとが1つの封止体に実装されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006245061A JP4574602B2 (ja) | 2006-09-11 | 2006-09-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006245061A JP4574602B2 (ja) | 2006-09-11 | 2006-09-11 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000161123A Division JP3871853B2 (ja) | 2000-05-26 | 2000-05-26 | 半導体装置及びその動作方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010138091A Division JP2010231883A (ja) | 2010-06-17 | 2010-06-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007018727A true JP2007018727A (ja) | 2007-01-25 |
JP4574602B2 JP4574602B2 (ja) | 2010-11-04 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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JP (1) | JP4574602B2 (ja) |
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Publication number | Publication date |
---|---|
JP4574602B2 (ja) | 2010-11-04 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
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|
R350 | Written notification of registration of transfer |
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