JPH05134938A - Memory controller - Google Patents
Memory controllerInfo
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- JPH05134938A JPH05134938A JP3296027A JP29602791A JPH05134938A JP H05134938 A JPH05134938 A JP H05134938A JP 3296027 A JP3296027 A JP 3296027A JP 29602791 A JP29602791 A JP 29602791A JP H05134938 A JPH05134938 A JP H05134938A
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- error
- data
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリ制御に利用す
る。本発明は、各３２ビットのメモリデータに対して１
ビットエラーを訂正できる７ビットのチェックビットを
保持し、その各データに対して１ビットエラーの発生が
ソフトエラーによるものかハードエラーによるものかを
判断することができるメモリ制御装置に関する。BACKGROUND OF THE INVENTION The present invention is used for memory control. The present invention uses one for each 32-bit memory data.
The present invention relates to a memory control device capable of holding 7 check bits capable of correcting a bit error and determining whether a 1-bit error occurs due to a soft error or a hard error for each data.
【０００２】[0002]
【従来の技術】従来、この種のエラーコレクトコード
（以下ＥＣＣという）を保持した回路は、１ビットエラ
ー発生時中央処理装置に障害割り込みを発生していた
が、障害割り込みが発生したにしてもソフトエラーの発
生する可能性がハードエラーが発生する可能性に比べて
２桁程度高く、かつ、ソフトエラーはビット位置より読
み出し時刻に依存しているため不良のメモリ素子を特定
することがむずかしくメモリ素子を交換しても再発を防
ぐことはできない。ところが、ハードエラーは１ビット
エラーが発生しているメモリ素子があればそのアドレス
とそのビットを読み出す度に１ビットエラーが固定的に
発生する。従って早く交換しておかないと２ビットエラ
ーに波及することがある。2. Description of the Related Art Conventionally, a circuit which holds an error collect code (hereinafter referred to as ECC) of this kind has generated a fault interrupt in a central processing unit when a 1-bit error occurs. The possibility of a soft error is about two orders of magnitude higher than that of a hard error, and since the soft error depends on the read time rather than the bit position, it is difficult to identify the defective memory element. Even if the element is replaced, the recurrence cannot be prevented. However, as for the hard error, if there is a memory element in which a 1-bit error occurs, a 1-bit error is fixedly generated every time the address and the bit are read. Therefore, a 2-bit error may spread if not replaced promptly.
【０００３】従来、この種のＥＣＣを保持した回路は、
ソフトエラー、ハードエラーにかかわらず１ビットエラ
ーが発生したときに中央処理装置に報告するか、また
は、ビット訂正してなにも報告をしないかのどちらかの
処理しか行っていなかった。ハードエラーはメモリ素子
を交換する意味はあるが、ソフトエラーはメモリ素子を
交換する意味があまりない。Conventionally, a circuit that holds this kind of ECC is
Whether a 1-bit error occurs regardless of a soft error or a hard error is reported to the central processing unit, or bit correction is performed and nothing is reported. A hard error has a meaning to replace a memory element, but a soft error has little meaning to replace a memory element.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のＥＣＣ
を保持した回路は、ソフトエラー、ハードエラーにかか
わらず１ビットエラーが発生したときには中央処理装置
に報告するか、またはビット訂正してなにも報告をしな
いかのどちらかの処理以外に行っていなかった。中央処
理装置としては１ビットエラー障害報告を受けるとログ
アウトを採取し、そのログアウト情報により保守員がメ
モリパッケージの交換を行う処理が必要であった。従っ
て、ソフトエラーの発生であってもパッケージを交換し
ていた。SUMMARY OF THE INVENTION The conventional ECC described above.
The circuit that holds is performing other than the processing of either reporting to the central processing unit when a 1-bit error occurs regardless of soft error or hard error, or performing bit correction and not reporting anything. There wasn't. When the central processing unit receives a 1-bit error failure report, it needs to collect a logout and have a maintenance person replace the memory package according to the logout information. Therefore, the package was replaced even if a soft error occurred.
【０００５】本発明はこのような問題を解決するもの
で、メモリの１ビットエラー発生時にソフトエラーかハ
ードエラーかの判断を行い、ハードエラーであればパッ
ケージの交換を早急に行うよううながし、２ビットエラ
ーの発生を未然に防ぐことができる装置を提供すること
を目的とする。The present invention solves such a problem. When a 1-bit error occurs in a memory, it is judged whether it is a soft error or a hard error, and if it is a hard error, the package should be replaced immediately. It is an object of the present invention to provide a device capable of preventing the occurrence of bit errors.
【０００６】[0006]
【課題を解決するための手段】本発明は、中央処理装置
にコントロールバス、アドレスバス、およびデータバス
を介して接続され、読み出しデータ、チェックビット、
およびエラー発生検出ビットを記憶するメモリと、この
メモリのアドレスを保持するアドレスレジスタと、前記
メモリから読み出したデータおよびチェックビットによ
り検査符号であるシンドロームを生成するシンドローム
ジェネレータと、１ビットエラーが検出されたときに該
当するエラービットを検出するシンドロームデコーダ
と、このシンドロームデコーダの情報により１ビットエ
ラー時に該当ビットの訂正を行うデータコレクタとを備
えたメモリ制御装置において、プログラム動作中に１ビ
ットエラーが発生したとき、そのエラー発生が第一回目
であるか、第二回目以降であるかを判断するためにデー
タとともに同じアドレスのエラー発生検出ビットを読み
出す手段と、前記中央処理装置に前記メモリの同アドレ
スで１ビット障害が二度発生したことを報告する割込み
信号を発生する手段とを含むメモリ制御回路を備えたこ
とを特徴とする。SUMMARY OF THE INVENTION The present invention is connected to a central processing unit via a control bus, an address bus, and a data bus to provide read data, check bits,
And a memory that stores an error occurrence detection bit, an address register that holds an address of this memory, a syndrome generator that generates a syndrome that is a check code by the data and check bits read from the memory, and a 1-bit error is detected. In a memory control device having a syndrome decoder that detects a corresponding error bit when a 1-bit error occurs, and a data collector that corrects the corresponding bit when a 1-bit error occurs based on the information of the syndrome decoder, a 1-bit error occurs during a program operation. Then, a means for reading out the error occurrence detection bit of the same address together with the data in order to determine whether the error occurrence is the first time or the second time or later, and the same address of the memory in the central processing unit. 1-bit failure Characterized by comprising a memory control circuit comprising means for generating an interrupt signal for reporting that the degree occurred.
【０００７】前記メモリ制御回路は、電源投入後の初期
化ルーチンによりエラー発生検出ビットに負論理値を設
定する手段と、エラー発生検出ビットが負論理値である
ときに、前記メモリのデータおよびチェックビットを訂
正するとともに、同じアドレスのエラー発生検出ビット
を正論理値にして書き込む手段と、エラー発生検出ビッ
トが正論理値であるときに、前記メモリのデータ２ビッ
トおよびチェックビットを訂正して書き込む手段とを含
み、前記メモリに記憶されるデータは３２ビットであ
り、チェックビットは７ビットであり、エラー発生検出
ビットは１ビットであることが望ましい。The memory control circuit has means for setting a negative logic value in the error occurrence detection bit by an initialization routine after power-on, and when the error occurrence detection bit has a negative logic value, data and check in the memory. A means for correcting the bit and writing the error occurrence detection bit of the same address as a positive logic value, and a means for correcting and writing the data 2 bits and the check bit of the memory when the error occurrence detection bit has a positive logic value. It is preferable that the data stored in the memory including the means is 32 bits, the check bit is 7 bits, and the error occurrence detection bit is 1 bit.
【０００８】[0008]
【作用】プログラム動作中に１ビットエラーが発生した
とき、そのエラーの発生が第一回目か、第二回目以降か
を判断するためにデータと同時に同じアドレスの１ビッ
トのエラー発生検出ビットを読み出し、１ビットのエラ
ー発生検出ビットが負論理であれば、データ３２ビット
とチェックビット７ビットとを訂正してメモリに書き込
むとともに、データと同じアドレスの１ビットのエラー
発生検出ビットを正論理値にしてメモリに書き込む。１
ビットのエラー発生検出ビットが正論理値であればデー
タ３２ビットとチェックビット７ビットとを訂正してメ
モリに書き込むとともに、ＣＰＵにメモリの同じアドレ
スで１ビット障害が２度発生したことを報告するために
割り込み信号を発生する。When the 1-bit error occurs during the program operation, the 1-bit error occurrence detection bit of the same address is read at the same time as the data in order to judge whether the occurrence of the error is the first time or the second time and thereafter. If the 1-bit error occurrence detection bit is negative logic, the data 32 bits and the check bit 7 bits are corrected and written in the memory, and the 1-bit error occurrence detection bit at the same address as the data is set to the positive logic value. Write to memory. 1
If the error occurrence detection bit of the bit is a positive logical value, 32 bits of data and 7 bits of check bit are corrected and written in the memory, and at the same address of the memory, the CPU is notified that a 1-bit failure has occurred twice. To generate an interrupt signal.
【０００９】これにより、メモリデータに対して発生し
た１ビットエラーがソフトエラーであるか、ハードエラ
ーであるかを判定することができる。すなわち、同一メ
モリアドレスで１ビットエラーが２回発生した場合に、
ＣＰＵに対して近似的にハードエラーが発生した可能性
があることを報告することができ、早期にメモリ素子の
変換をうながすことができる。As a result, it is possible to determine whether the 1-bit error that has occurred in the memory data is a soft error or a hard error. That is, if a 1-bit error occurs twice at the same memory address,
It can be reported to the CPU that a hard error may have occurred approximately, and the conversion of the memory element can be prompted at an early stage.
【００１０】[0010]
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the embodiment of the present invention.
【００１１】本発明実施例は、中央処理装置（以下、Ｃ
ＰＵという）１にコントロールバス１０２、アドレスバ
ス１００、およびデータバス１０１を介して接続され、
読み出しデータ（ＤＡＴＡ）、チェックビット（Ｃ
Ｂ）、およびエラー発生検出ビット（ＥＣＣＤＢ）を記
憶するメモリ（ＭＥＭ）３と、このメモリ（ＭＥＭ）３
のアドレスを保持するアドレスレジスタ２と、メモリ
（ＭＥＭ）３から読み出したデータ（ＤＡＴＡ）および
チェックビット（ＣＢ）により検査符号であるシンドロ
ームを生成するシンドロームジェネレータ（ＳＧ）４
と、１ビットエラーが検出されたときに該当するエラー
ビットを検出するシンドロームデコーダ（ＳＤ）５と、
このシンドロームデコーダ（ＳＤ）５の情報により１ビ
ットエラー時に該当ビットの訂正を行うデータコレクタ
（ＤＣ）６とを備え、本発明の特徴として、プログラム
動作中に１ビットエラーが発生したとき、そのエラー発
生が第一回目であるか、第二回目以降であるかを判断す
るためにデータとともに同じアドレスのエラー発生検出
ビットを読み出す手段と、ＣＰＵ１にメモリ（ＭＥＭ）
３の同アドレスで１ビット障害が二度発生したことを報
告する割込み信号を発生する手段と、電源投入後の初期
化ルーチンによりエラー発生検出ビットに負論理値を設
定する手段と、エラー発生検出ビットが負論理値である
ときに、前記メモリのデータおよびチェックビットを訂
正するとともに、同じアドレスのエラー発生検出ビット
を正論理値にして書き込む手段と、エラー発生検出ビッ
トが正論理値であるときに、前記メモリのデータ２ビッ
トおよびチェックビットを訂正して書き込む手段とを含
むメモリ制御回路（ＭＣＯＮ）７を備える。In the embodiment of the present invention, a central processing unit (hereinafter, referred to as C
PU) 1 via a control bus 102, an address bus 100, and a data bus 101,
Read data (DATA), check bit (C
B) and a memory (MEM) 3 for storing an error occurrence detection bit (ECCDB), and this memory (MEM) 3
Address register 2 for holding the address of the memory, and a syndrome generator (SG) 4 for generating a syndrome as a check code by the data (DATA) read from the memory (MEM) 3 and the check bit (CB).
And a syndrome decoder (SD) 5 that detects a corresponding error bit when a 1-bit error is detected,
A data collector (DC) 6 that corrects the corresponding bit at the time of a 1-bit error by the information of the syndrome decoder (SD) 5 is provided. As a feature of the present invention, when a 1-bit error occurs during a program operation, the error Means for reading out the error occurrence detection bit of the same address together with the data to determine whether the occurrence is the first occurrence or the second occurrence or later, and a memory (MEM) in the CPU 1.
A means for generating an interrupt signal reporting that a 1-bit failure has occurred twice at the same address in No. 3, a means for setting a negative logic value in the error occurrence detection bit by an initialization routine after power-on, and an error occurrence detection A means for correcting the data and check bit of the memory when the bit has a negative logical value and writing the error occurrence detection bit of the same address to a positive logical value, and when the error occurrence detection bit has a positive logical value And a memory control circuit (MCON) 7 including means for correcting and writing the 2 bits of data and the check bit of the memory.
【００１２】本実施例では、メモリ（ＭＥＭ）３に記憶
されるデータ（ＤＡＴＡ）は３２ビット、チェックビッ
ト（ＣＢ）は７ビット、エラー発生検出ビット（ＥＣＣ
ＤＢ）は１ビットで構成される。In this embodiment, the data (DATA) stored in the memory (MEM) 3 is 32 bits, the check bit (CB) is 7 bits, and the error occurrence detection bit (ECC).
DB) is composed of 1 bit.
【００１３】このように構成された本実施例装置は、Ｃ
ＰＵ１にアドレスバス１００、データバス１０１、およ
びコントロールバス１０２を介して接続され、アドレス
バス１００からアドレスレジスタ２に読み出しアドレス
が設定される。読み出しアドレスはメモリ（ＭＥＭ）３
の読み出しに使われ、メモリ（ＭＥＭ）３に保持される
データは前述したように４０ビットであり、３２ビット
の読み出しデータ（ＤＡＴＡ）と７ビットのチェックビ
ット（ＣＢ）と、１ビットのエラー発生検出ビット（Ｅ
ＣＣＤＢ）とにより構成される。読み出しデータ（ＤＡ
ＴＡ）３２ビットおよびチェックビット（ＣＢ）７ビッ
トはシンドロームジェネレータ（ＳＧ）４により検査符
号であるシンドローム７ビットが生成され、このシンド
ロームジェネレータ（ＳＧ）４により生成されたシンド
ローム７ビットに該当する１ビットのエラービットを指
示する。この指示はシンドロームデコーダ（ＳＤ）５に
より行われ、該当した１ビットを指示することによりデ
ータコレクタ（ＤＣ）６は１ビットエラーの生じた該当
ビットの訂正を行う。The apparatus of this embodiment having the above-mentioned configuration is C
It is connected to the PU 1 via the address bus 100, the data bus 101, and the control bus 102, and the read address is set from the address bus 100 to the address register 2. Read address is memory (MEM) 3
The data used for reading the data and stored in the memory (MEM) 3 is 40 bits as described above, 32 bits of read data (DATA), 7 bits of check bit (CB), and 1 bit of error occurrence. Detection bit (E
CCDB). Read data (DA
32 bits of TA) and 7 bits of check bit (CB) generate a 7-bit syndrome, which is a check code, by the syndrome generator (SG) 4, and 1 bit corresponding to the 7-bit syndrome generated by the syndrome generator (SG) 4. Error bit of. This instruction is performed by the syndrome decoder (SD) 5, and by instructing the corresponding 1 bit, the data collector (DC) 6 corrects the corresponding bit in which the 1-bit error has occurred.
【００１４】電源立ち上げ後、メモリ初期化ルーチンに
より３２ビットの読み出しデータ（ＤＡＴＡ）と、７ビ
ットのチェックビット（ＣＢ）と、１ビットのエラー発
生検出ビット（ＥＣＣＤＢ）とを初期化する。この初期
化により１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）が負論理値の‘０’になる。電源投入後の１ビット
のエラー発生検出ビット（ＥＣＣＤＢ）が負論理値
‘０’に設定された後に、ある障害アドレスＡ０で１ビ
ットエラーが発生すると、１ビットのエラー発生検出ビ
ット（ＥＣＣＤＢ）が負論理値‘０’になっているか否
かをメモリ制御回路（ＭＣＯＮ）７が確認する。障害ア
ドレスＡ０に対してはデータコレクタ（ＤＣ）６および
シンドロームデコーダ（ＳＤ）５により１ビットエラー
を訂正した３２ビットのデータと、７ビットのチェック
ビットと、１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）とを正論理値‘１’にして書き込む。After the power is turned on, the memory initialization routine initializes 32-bit read data (DATA), 7-bit check bit (CB), and 1-bit error occurrence detection bit (ECCDB). By this initialization, 1 bit error occurrence detection bit (ECCD
B) becomes a negative logic value "0". When a 1-bit error occurs at a certain fault address A0 after the 1-bit error occurrence detection bit (ECCB) after the power is turned on is set to a negative logic value "0", the 1-bit error occurrence detection bit (ECCBB) becomes The memory control circuit (MCON) 7 confirms whether or not the negative logic value is "0". For the fault address A0, 32-bit data in which a 1-bit error is corrected by a data collector (DC) 6 and a syndrome decoder (SD) 5, a 7-bit check bit, and a 1-bit error occurrence detection bit (ECCD)
B) and are set to the positive logic value "1" and written.
【００１５】ＣＰＵ１に対しては何も発生してないかの
ように正常データを送り返す。その後プログラムは実行
を継続するが、再度１ビットエラーが発生したときには
１ビットエラー発生検出ビットが負論理値‘０’になっ
ているか否かを確認し、今回の障害アドレスが前回の障
害アドレスのＡ０と同じであればエラー発生検出ビット
（ＥＣＣＤＢ）は正論理値‘１’の状態にある。障害ア
ドレスＡ０に対しては、データコレクタ（ＤＣ）６およ
びシンドロームデコーダ（ＳＤ）５により１ビットエラ
ーを訂正した３２ビットのデータと、７ビットのシンド
ロームと、１ビットのエラー発生検出ビット（ＥＣＣＤ
Ｂ）とに正論理値‘１’をそのまま書き込む。その後Ｃ
ＰＵ１に対して正常な３２ビットのデータと同じアドレ
スで二度１ビットエラーが発生したことを報告する割り
込みを送る。プログラムはその内容をオペレータに報告
し、その後処理を続行する。Normal data is sent back to the CPU 1 as if nothing has occurred. After that, the program continues execution, but if a 1-bit error occurs again, check whether the 1-bit error occurrence detection bit has a negative logic value of "0", and the fault address of this time is the fault address of the previous time. If it is the same as A0, the error occurrence detection bit (ECCDB) is in the state of positive logic value "1". For the fault address A0, 32-bit data in which a 1-bit error is corrected by the data collector (DC) 6 and the syndrome decoder (SD) 5, a 7-bit syndrome, and a 1-bit error occurrence detection bit (ECCD)
B) and the positive logical value “1” are written as they are. Then C
An interrupt is sent to PU1 to report that a 1-bit error has occurred twice at the same address as the normal 32-bit data. The program reports its contents to the operator and then continues processing.
【００１６】図２は本発明実施例の動作の流れを示すフ
ローチャートである。ＣＰＵ１の動作、およびメモリ
（ＭＥＭ）３の動作にわけて説明する。FIG. 2 is a flow chart showing the flow of operation of the embodiment of the present invention. The operation of the CPU 1 and the operation of the memory (MEM) 3 will be described separately.
【００１７】まず、第一フェーズではＣＰＵ１はアドレ
スＡ０のデータＤ０をメモリ（ＭＥＭ）３に読み出す指
示を送出する。第二フェーズではメモリ（ＭＥＭ）３は
アドレスＡ０のデータＤ０と、シンドロームＳ０と、１
ビットのエラー発生検出ビット（ＥＣＣＤＢ）を読み出
し、１ビットエラーが発生していないかどうかをチェッ
クする。１ビットエラーが発生していなければデータＤ
０をＣＰＵ１に送る。First, in the first phase, the CPU 1 sends an instruction to read the data D0 at the address A0 to the memory (MEM) 3. In the second phase, the memory (MEM) 3 stores the data D0 at the address A0, the syndrome S0 and 1
The error occurrence detection bit (ECCDB) of the bit is read and it is checked whether or not a 1-bit error has occurred. Data D if no 1-bit error has occurred
Send 0 to CPU1.
【００１８】第三フェーズではエラー発生検出ビット
（ＥＣＣＤＢ）の論理値をチェックする。論理値が負論
理値‘０’であればデータコレクタ（ＤＣ）６により訂
正したデータＤ０とシンドロームＳ０とエラー発生検出
ビット（ＥＣＣＤＢ）を論理値‘１’にしてメモリ（Ｍ
ＥＭ）３に書き込みデータＤ０をＣＰＵ１に送る。論理
値が負論理値‘１’であればデータコレクタ（ＤＣ）６
により訂正したデータＤ０、シンドロームＳ０、エラー
発生検出ビット（ＥＣＣＤＢ）はそのまま論理値‘１’
にしてメモリ（ＭＥＭ）３に書き込みデータＤ０をＣＰ
Ｕ１に送るとともに、ＣＰＵ１に対して正常な３２ビッ
トのデータと同じアドレスで二度１ビットエラーが発生
したことを報告する割り込みを送る。In the third phase, the logical value of the error occurrence detection bit (ECCDB) is checked. If the logical value is a negative logical value "0", the data D0 corrected by the data collector (DC) 6, the syndrome S0 and the error occurrence detection bit (ECCDB) are set to a logical value "1" and the memory (M
The write data D0 is sent to EM) 3 to CPU1. If the logical value is a negative logical value '1', the data collector (DC) 6
The data D0, syndrome S0, and error occurrence detection bit (ECCDB) corrected by
And write data D0 to the memory (MEM) 3 as CP.
Along with sending to U1, an interrupt is sent to CPU 1 to report that a 1-bit error has occurred twice at the same address as normal 32-bit data.
【００１９】第四フェーズではＣＰＵ１が１ビットエラ
ー発生検出ビットが正論理値になったことをメモリ（Ｍ
ＥＭ）３から報告されるのでオペレータに報告を行い、
その後処理を続行する。In the fourth phase, the CPU 1 confirms that the 1-bit error occurrence detection bit has a positive logical value in the memory (M
EM) 3 so report it to the operator,
After that, the processing is continued.
【００２０】図３は本発明実施例におけるメモリの構成
を示す図である。メモリ（ＭＥＭ）３は読み出しデータ
部（ＤＡＴＡ）３２ビットと、チェックビット（ＣＢ）
７ビットと、１ビットエラー発生検出ビット（ＥＣＣＤ
Ｂ）との３部分により構成される。FIG. 3 is a diagram showing the structure of the memory in the embodiment of the present invention. The memory (MEM) 3 has a read data section (DATA) of 32 bits and a check bit (CB).
7 bits and 1 bit Error occurrence detection bit (ECCD
B) and three parts.
【００２１】[0021]
【発明の効果】以上説明したように本発明によれば、エ
ラーコレクトコード（ＥＣＣ）を保持しメモリの各３２
ビットのメモリデータに対して発生した１ビットエラー
がソフトエラーであるか、ハードエラーであるかを判断
することができ、ハードエラーであればパッケージの交
換をうながし、２ビットエラーの発生を未然に防ぐこと
ができる効果がある。As described above, according to the present invention, the error collect code (ECC) is held in each memory 32.
It is possible to determine whether the 1-bit error that occurred for the bit memory data is a soft error or a hard error. If it is a hard error, the package replacement will be prompted, and the occurrence of a 2-bit error will occur. There is an effect that can be prevented.
【図１】本発明実施例の構成を示すブロック図。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図２】本発明実施例の動作の流れを示すフローチャー
ト。FIG. 2 is a flowchart showing a flow of operations of the embodiment of the present invention.
【図３】本発明実施例におけるメモリの構成を示す図。FIG. 3 is a diagram showing a configuration of a memory according to an embodiment of the present invention.
１ ＣＰＵ（中央処理装置） ２ アドレスレジスタ ３ メモリ（ＭＥＭ） ４ シンドロームジェネレータ（ＳＧ） ５ シンドロームデコーダ（ＳＤ） ６ データコレクタ（ＤＣ） ７ メモリ制御回路（ＭＣＯＮ） 1 CPU (Central Processing Unit) 2 Address Register 3 Memory (MEM) 4 Syndrome Generator (SG) 5 Syndrome Decoder (SD) 6 Data Collector (DC) 7 Memory Control Circuit (MCON)
Claims (3)
レスバス、およびデータバスを介して接続され、 読み出しデータ、チェックビット、およびエラー発生検
出ビットを記憶するメモリと、 このメモリのアドレスを保持するアドレスレジスタと、 前記メモリから読み出したデータおよびチェックビット
により検査符号であるシンドロームを生成するシンドロ
ームジェネレータと、 １ビットエラーが検出されたときに該当するエラービッ
トを検出するシンドロームデコーダと、 このシンドロームデコーダの情報により１ビットエラー
時に該当ビットの訂正を行うデータコレクタとを備えた
メモリ制御装置において、 プログラム動作中に１ビットエラーが発生したとき、そ
のエラー発生が第一回目であるか、第二回目以降である
かを判断するためにデータとともに同じアドレスのエラ
ー発生検出ビットを読み出す手段と、 前記中央処理装置に前記メモリの同アドレスで１ビット
障害が二度発生したことを報告する割込み信号を発生す
る手段とを含むメモリ制御回路を備えたことを特徴とす
るメモリ制御装置。1. A memory connected to a central processing unit via a control bus, an address bus, and a data bus, for storing read data, a check bit, and an error occurrence detection bit, and an address register for holding an address of this memory. A syndrome generator that generates a check code syndrome based on the data and check bits read from the memory; a syndrome decoder that detects the corresponding error bit when a 1-bit error is detected; and information of this syndrome decoder. In a memory control device having a data collector that corrects a corresponding bit when a 1-bit error occurs, when a 1-bit error occurs during a program operation, the error occurrence is the first time or the second time or later. To judge Memory control including means for reading an error occurrence detection bit of the same address together with data, and means for generating an interrupt signal for reporting to the central processing unit that a 1-bit failure has occurred twice at the same address of the memory. A memory control device comprising a circuit.
トに負論理値を設定する手段と、 エラー発生検出ビットが負論理値であるときに、前記メ
モリのデータおよびチェックビットを訂正するととも
に、同じアドレスのエラー発生検出ビットを正論理値に
して書き込む手段と、 エラー発生検出ビットが正論理値であるときに、前記メ
モリのデータ２ビットおよびチェックビットを訂正して
書き込む手段とを含む請求項１記載のメモリ制御装置。2. The memory control circuit sets means for setting a negative logic value to an error occurrence detection bit by an initialization routine after power-on, and data of the memory when the error occurrence detection bit has a negative logic value. And a check bit, and a means for writing the error occurrence detection bit of the same address as a positive logic value, and correcting the data 2 bits and the check bit of the memory when the error occurrence detection bit has a positive logic value. 2. The memory control device according to claim 1, further comprising: writing means.
ットであり、チェックビットは７ビットであり、エラー
発生検出ビットは１ビットである請求項１記載のメモリ
制御装置。3. The memory control device according to claim 1, wherein the data stored in the memory is 32 bits, the check bit is 7 bits, and the error occurrence detection bit is 1 bit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296027A JPH05134938A (en) | 1991-11-12 | 1991-11-12 | Memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296027A JPH05134938A (en) | 1991-11-12 | 1991-11-12 | Memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134938A true JPH05134938A (en) | 1993-06-01 |
Family
ID=17828167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296027A Pending JPH05134938A (en) | 1991-11-12 | 1991-11-12 | Memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134938A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11184762A (en) * | 1997-12-19 | 1999-07-09 | Unisia Jecs Corp | Device for diagnosing backup ram system of controller for automobile |
| JP2012103826A (en) * | 2010-11-09 | 2012-05-31 | Fujitsu Ltd | Cache memory system |
-
1991
- 1991-11-12 JP JP3296027A patent/JPH05134938A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11184762A (en) * | 1997-12-19 | 1999-07-09 | Unisia Jecs Corp | Device for diagnosing backup ram system of controller for automobile |
| JP2012103826A (en) * | 2010-11-09 | 2012-05-31 | Fujitsu Ltd | Cache memory system |
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