JP3527825B2 - 記憶装置 - Google Patents
記憶装置Info
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- JP3527825B2 JP3527825B2 JP09742597A JP9742597A JP3527825B2 JP 3527825 B2 JP3527825 B2 JP 3527825B2 JP 09742597 A JP09742597 A JP 09742597A JP 9742597 A JP9742597 A JP 9742597A JP 3527825 B2 JP3527825 B2 JP 3527825B2
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Description
【０００１】
【発明の属する技術分野】本発明は、交替メモリ素子を
具備する記憶装置及びその記憶装置に係り、特に、メモ
リ素子の障害時に、障害となったメモリ素子を交替メモ
リ素子と交替させて使用する交替メモリ機構を有する記
憶装置に関する。
具備する記憶装置及びその記憶装置に係り、特に、メモ
リ素子の障害時に、障害となったメモリ素子を交替メモ
リ素子と交替させて使用する交替メモリ機構を有する記
憶装置に関する。
【０００２】
【従来の技術】データエラーを救済する方法に関する従
来技術として、あるデータに対してチェックビットを付
加することにより、障害の検出や訂正を行う方法が知ら
れている。この方法は、例えば、８バイト（６４ビッ
ト）のデータに対して、８ビットのチェックビットを付
加し、誤り訂正機構（ＥＣＣ）を通すことにより、１ビ
ットの誤り訂正を行うことができるようにしたものであ
る。また、さらに記憶装置の信頼性を向上させるため
に、交替メモリ素子を用意しておき、障害が発生したメ
モリ素子を交替メモリ素子で置き換えることにより、障
害メモリ素子を除去すると共に、引き続きさらにもう１
ビットのエラーが発生しても、誤り訂正機構（ＥＣＣ）
で誤り訂正を行うことを可能にした技術が知られてい
る。
来技術として、あるデータに対してチェックビットを付
加することにより、障害の検出や訂正を行う方法が知ら
れている。この方法は、例えば、８バイト（６４ビッ
ト）のデータに対して、８ビットのチェックビットを付
加し、誤り訂正機構（ＥＣＣ）を通すことにより、１ビ
ットの誤り訂正を行うことができるようにしたものであ
る。また、さらに記憶装置の信頼性を向上させるため
に、交替メモリ素子を用意しておき、障害が発生したメ
モリ素子を交替メモリ素子で置き換えることにより、障
害メモリ素子を除去すると共に、引き続きさらにもう１
ビットのエラーが発生しても、誤り訂正機構（ＥＣＣ）
で誤り訂正を行うことを可能にした技術が知られてい
る。
【０００３】前述したような記憶装置に関する従来技術
として、例えば、ＩＢＭ Ｊ．ＲＥＳ．ＤＥＶＥＬＯ
Ｐ． ＶＯＬ．３６ ＮＯ．４ ＪＵＬＹ １９９２
Ｐ．７６５〜７７９、特開平１−２５１１４６号公報、
特開平４−１１５３３８号公報等に記載された技術が知
られている。
として、例えば、ＩＢＭ Ｊ．ＲＥＳ．ＤＥＶＥＬＯ
Ｐ． ＶＯＬ．３６ ＮＯ．４ ＪＵＬＹ １９９２
Ｐ．７６５〜７７９、特開平１−２５１１４６号公報、
特開平４−１１５３３８号公報等に記載された技術が知
られている。
【０００４】図７は従来技術による交替メモリ素子を有
する記憶装置の構成例を示すブロック図、図８は図７に
示す記憶装置の動作例を説明するタイムチャートであ
り、以下、図７、図８を参照して従来技術による記憶装
置の構成と動作とを説明する。図７において、１はメモ
リ部、１００〜１７１はメモリ素子、２は交替メモリ素
子、３、４００〜４７１はセレクタ、５は交替制御部、
６は誤り訂正機構（以下、ＥＣＣという）、４０はＡＮ
Ｄ回路、５０は回復処理状態ビットラッチ、８０は比較
器、２００〜２７１は障害メモリ位置情報ラッチであ
る。
する記憶装置の構成例を示すブロック図、図８は図７に
示す記憶装置の動作例を説明するタイムチャートであ
り、以下、図７、図８を参照して従来技術による記憶装
置の構成と動作とを説明する。図７において、１はメモ
リ部、１００〜１７１はメモリ素子、２は交替メモリ素
子、３、４００〜４７１はセレクタ、５は交替制御部、
６は誤り訂正機構（以下、ＥＣＣという）、４０はＡＮ
Ｄ回路、５０は回復処理状態ビットラッチ、８０は比較
器、２００〜２７１は障害メモリ位置情報ラッチであ
る。
【０００５】図７に示す従来技術による記憶装置は、メ
モリ素子１００〜１７１を有するメモリ部１と、セレク
タ３、４００〜４７１と、交替メモリ素子２と、ＥＣＣ
６と、障害メモリ位置情報ラッチ２００〜２７１、回復
処理状態ビットラッチ５０、ＡＮＤ回路４０及び比較器
８０を有する交替制御部５とを備えて構成されている。
メモリ素子１００〜１７１は、実際にはそれぞれが複数
ビットで構成され、交替メモリ素子２は、メモリ素子１
００〜１７１のそれぞれと同数のビットを有している。
この記憶装置において、Write#５００〜Write#５７１
は、セレクタ３に対するセレクト信号であり、障害メモ
リ位置情報ラッチ２００〜２７１にセットされている信
号である。
モリ素子１００〜１７１を有するメモリ部１と、セレク
タ３、４００〜４７１と、交替メモリ素子２と、ＥＣＣ
６と、障害メモリ位置情報ラッチ２００〜２７１、回復
処理状態ビットラッチ５０、ＡＮＤ回路４０及び比較器
８０を有する交替制御部５とを備えて構成されている。
メモリ素子１００〜１７１は、実際にはそれぞれが複数
ビットで構成され、交替メモリ素子２は、メモリ素子１
００〜１７１のそれぞれと同数のビットを有している。
この記憶装置において、Write#５００〜Write#５７１
は、セレクタ３に対するセレクト信号であり、障害メモ
リ位置情報ラッチ２００〜２７１にセットされている信
号である。
【０００６】セレクト信号のそれぞれは、メモリ素子１
００〜１７１に対応しており、“１”がセットされてい
るセレクト信号に対応するメモリ素子に対する書き込み
データがセレクタ３により選択されて交替メモリ素子２
に書き込まれる。セレクト信号Write#５００〜Write#５
７１の値が全て“０”であれば、メモリ部１に対する書
き込みデータは交替メモリ素子２には書き込まれない。
また、“１”がセットされているセレクト信号Write#の
数は０または１個でなくてはならない。
００〜１７１に対応しており、“１”がセットされてい
るセレクト信号に対応するメモリ素子に対する書き込み
データがセレクタ３により選択されて交替メモリ素子２
に書き込まれる。セレクト信号Write#５００〜Write#５
７１の値が全て“０”であれば、メモリ部１に対する書
き込みデータは交替メモリ素子２には書き込まれない。
また、“１”がセットされているセレクト信号Write#の
数は０または１個でなくてはならない。
【０００７】また、図示記憶装置において、Read#６０
０〜Read#６７１は、セレクタ４００〜４７１に対する
セレクト信号であり、これらのセレクタ４００〜４７１
は、メモリ素子１００〜１７１に対応して設けられてい
る。そして、セレクト信号Read# の値が“０”の場合、
メモリ部１のデータが選択され、“１”の場合、そのセ
レクト信号Read# に対応するメモリ素子の代わりのデー
タとして交替メモリ素子２のデータが選択される。
“１”がセットされているセレクト信号Read# の数は０
または１個でなくてはならない。
０〜Read#６７１は、セレクタ４００〜４７１に対する
セレクト信号であり、これらのセレクタ４００〜４７１
は、メモリ素子１００〜１７１に対応して設けられてい
る。そして、セレクト信号Read# の値が“０”の場合、
メモリ部１のデータが選択され、“１”の場合、そのセ
レクト信号Read# に対応するメモリ素子の代わりのデー
タとして交替メモリ素子２のデータが選択される。
“１”がセットされているセレクト信号Read# の数は０
または１個でなくてはならない。
【０００８】図７に示す従来技術において、いま、メモ
リ部１内のメモリ素子１０１に障害が発生したものとす
る。この障害は、メモリ部１の読み出し時に、ＥＣＣ６
により検出され、ＥＣＣ６は、メモリ部１からの読み出
しデータに対して誤り訂正を行って正しい読み出しデー
タを出力すると共に、障害メモリ素子の位置、この場合
メモリ素子１０１の障害としたので、この障害位置を検
出して障害位置情報Bit#３０１を“１”として、交替制
御部５の障害メモリ位置情報ラッチ２０１を“１”にセ
ットする。また、ＥＣＣ６は、同時に、回復処理状態ビ
ットラッチ５０を“１”にセットする。
リ部１内のメモリ素子１０１に障害が発生したものとす
る。この障害は、メモリ部１の読み出し時に、ＥＣＣ６
により検出され、ＥＣＣ６は、メモリ部１からの読み出
しデータに対して誤り訂正を行って正しい読み出しデー
タを出力すると共に、障害メモリ素子の位置、この場合
メモリ素子１０１の障害としたので、この障害位置を検
出して障害位置情報Bit#３０１を“１”として、交替制
御部５の障害メモリ位置情報ラッチ２０１を“１”にセ
ットする。また、ＥＣＣ６は、同時に、回復処理状態ビ
ットラッチ５０を“１”にセットする。
【０００９】障害メモリ位置情報ラッチ２０１が“１”
にセットされたことにより、図８に示すように、セレク
タ３に対するセレクト信号Write#５０１が“１”とな
り、セレクタ３は、障害メモリ素子１０１に書き込むべ
きデータを選択するように制御され、メモリ素子１０１
に書き込むべきデータと同一のデータが交替メモリ素子
２に書き込まれるようになる。しかし、回復処理状態ビ
ットラッチ５０の値とセレクト信号Write#５０１〜Writ
e#５７１の値のそれぞれとのＡＮＤをとる７２個のＡＮ
Ｄ回路４０は、回復処理状態ビットラッチ５０がセット
されている間、セレクタ４００〜４７１を制御するセレ
クト信号Read#６００〜Read#６７１の全てを“０”とし
て出力する。
にセットされたことにより、図８に示すように、セレク
タ３に対するセレクト信号Write#５０１が“１”とな
り、セレクタ３は、障害メモリ素子１０１に書き込むべ
きデータを選択するように制御され、メモリ素子１０１
に書き込むべきデータと同一のデータが交替メモリ素子
２に書き込まれるようになる。しかし、回復処理状態ビ
ットラッチ５０の値とセレクト信号Write#５０１〜Writ
e#５７１の値のそれぞれとのＡＮＤをとる７２個のＡＮ
Ｄ回路４０は、回復処理状態ビットラッチ５０がセット
されている間、セレクタ４００〜４７１を制御するセレ
クト信号Read#６００〜Read#６７１の全てを“０”とし
て出力する。
【００１０】一方、回復処理状態ビットラッチ５０がセ
ットされたことにより、図示しない制御により、回復処
理が開始される。回復処理は、メモリ部１の全アドレス
のデータを読み出して書き戻すことにより行われる。そ
の後のデータの読み出しの処理では、回復処理状態ビッ
トラッチ５０がセットされている間、障害メモリ素子１
０１のデータが読み出されることになる。そして、この
状態でデータを読み出して同一のデータを書き込む処理
を行うことにより、障害メモリ素子１０１のデータが交
替メモリ素子２に移されて回復処理が行われる。
ットされたことにより、図示しない制御により、回復処
理が開始される。回復処理は、メモリ部１の全アドレス
のデータを読み出して書き戻すことにより行われる。そ
の後のデータの読み出しの処理では、回復処理状態ビッ
トラッチ５０がセットされている間、障害メモリ素子１
０１のデータが読み出されることになる。そして、この
状態でデータを読み出して同一のデータを書き込む処理
を行うことにより、障害メモリ素子１０１のデータが交
替メモリ素子２に移されて回復処理が行われる。
【００１１】前述の回復処理を行う理由は、交替メモリ
素子２には、障害メモリ素子１０１の交替素子とされる
時点で無効なデータが入っているからである。回復処理
中に、１ビットエラーが発生した場合、ＥＣＣ６は、誤
り訂正を行っているので、交替メモリ素子２には正しい
データが書き込まれることになる。そして、全アドレス
のデータを読み出して書き戻すことによりメモリ全体の
回復処理が行われる。その後、図示しない制御により回
復処理完了信号１０が発生されて、回復処理状態ビット
ラッチ５０がリセットされる。これにより、図８に示す
ように、セレクト信号Read# ６０１の値が“１”とな
り、セレクタ４０１によって障害メモリ素子１０１に対
応するデータが交替メモリ素子２から読み出される。
素子２には、障害メモリ素子１０１の交替素子とされる
時点で無効なデータが入っているからである。回復処理
中に、１ビットエラーが発生した場合、ＥＣＣ６は、誤
り訂正を行っているので、交替メモリ素子２には正しい
データが書き込まれることになる。そして、全アドレス
のデータを読み出して書き戻すことによりメモリ全体の
回復処理が行われる。その後、図示しない制御により回
復処理完了信号１０が発生されて、回復処理状態ビット
ラッチ５０がリセットされる。これにより、図８に示す
ように、セレクト信号Read# ６０１の値が“１”とな
り、セレクタ４０１によって障害メモリ素子１０１に対
応するデータが交替メモリ素子２から読み出される。
【００１２】障害メモリ素子を交替メモリ素子２に置き
換えた後に、ＥＣＣ６により誤りが検出された場合、Ｅ
ＣＣ６から出力される障害メモリ素子の障害位置情報Bi
t#とセレクト信号Read# とを比較器８０を用いて比較す
ることにより、メモリ部１と交替メモリ素子２との障害
を切り分ける。比較器８０は、７２ビットのBit#と７２
ビットのRead# とのビット列が一致するか否かを比較す
る。比較の結果の交替メモリ素子障害情報９０が“１”
すなわちBit#とRead# とのビット列のパターンが一致し
た場合、交替メモリ素子２が壊れており、交替メモリ素
子障害情報９０が“０”すなわちBit#とRead# とが不一
致の場合、ＥＣＣ６から出力されるBit#のメモリ素子が
壊れていると判断することができる。
換えた後に、ＥＣＣ６により誤りが検出された場合、Ｅ
ＣＣ６から出力される障害メモリ素子の障害位置情報Bi
t#とセレクト信号Read# とを比較器８０を用いて比較す
ることにより、メモリ部１と交替メモリ素子２との障害
を切り分ける。比較器８０は、７２ビットのBit#と７２
ビットのRead# とのビット列が一致するか否かを比較す
る。比較の結果の交替メモリ素子障害情報９０が“１”
すなわちBit#とRead# とのビット列のパターンが一致し
た場合、交替メモリ素子２が壊れており、交替メモリ素
子障害情報９０が“０”すなわちBit#とRead# とが不一
致の場合、ＥＣＣ６から出力されるBit#のメモリ素子が
壊れていると判断することができる。
【００１３】前述した従来技術による記憶装置は、メモ
リ部１に障害が発生した後であれば、障害情報９０によ
り、交替メモリ素子２の障害を検出することができる。
そして、障害が発生した場合、メモリ素子に障害が発生
したことを示す障害検出信号５５、障害メモリ素子の位
置を示す障害位置情報Bit#３００〜３７１、交替メモリ
素子の障害を示す交替メモリ素子障害情報９０といった
メモリ素子の障害情報がコンソール等に出力される。保
守員は、これらの情報に基づいて障害メモリ素子の修理
手続きを開始することができる。
リ部１に障害が発生した後であれば、障害情報９０によ
り、交替メモリ素子２の障害を検出することができる。
そして、障害が発生した場合、メモリ素子に障害が発生
したことを示す障害検出信号５５、障害メモリ素子の位
置を示す障害位置情報Bit#３００〜３７１、交替メモリ
素子の障害を示す交替メモリ素子障害情報９０といった
メモリ素子の障害情報がコンソール等に出力される。保
守員は、これらの情報に基づいて障害メモリ素子の修理
手続きを開始することができる。
【００１４】
【発明が解決しようとする課題】前述した従来技術によ
る交替メモリ素子を具備する記憶装置は、メモリ部１内
のメモリ素子に障害が発生し、その素子を交替メモリ素
子２に置き換えるまでは、交替メモリ素子２、交替メモ
リ素子２に書き込むデータを選択するセレクタ３、メモ
リ部１内のメモリ素子を交替メモリ素子２に置き換えて
読み出すセレクタ４００〜４７１を交替メモリ素子２側
に置き換えた場合の動作のチェック行っていない。この
ため、前記従来技術は、メモリ部１内のメモリ素子に障
害が発生した後に置き換えられるべき交替メモリ素子２
を含む交替メモリ素子２に関連する論理がすでに壊れて
いる場合、正しく動作できない可能性があるという問題
点を有している。
る交替メモリ素子を具備する記憶装置は、メモリ部１内
のメモリ素子に障害が発生し、その素子を交替メモリ素
子２に置き換えるまでは、交替メモリ素子２、交替メモ
リ素子２に書き込むデータを選択するセレクタ３、メモ
リ部１内のメモリ素子を交替メモリ素子２に置き換えて
読み出すセレクタ４００〜４７１を交替メモリ素子２側
に置き換えた場合の動作のチェック行っていない。この
ため、前記従来技術は、メモリ部１内のメモリ素子に障
害が発生した後に置き換えられるべき交替メモリ素子２
を含む交替メモリ素子２に関連する論理がすでに壊れて
いる場合、正しく動作できない可能性があるという問題
点を有している。
【００１５】本発明の目的は、前記従来技術の問題点を
解決し、交替メモリ素子を有する記憶装置における交替
メモリ素子に関連する論理の障害を、交替メモリ素子の
使用前に検出可能とした記憶装置を提供することにあ
る。
解決し、交替メモリ素子を有する記憶装置における交替
メモリ素子に関連する論理の障害を、交替メモリ素子の
使用前に検出可能とした記憶装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明によれば前記目的
は、複数のメモリ素子を有するメモリ部と、前記メモリ
部から読み出したデータの誤り訂正を行うと共に障害メ
モリ素子の障害位置情報及びメモリ素子の障害発生を示
す障害検出信号を出力する誤り訂正部と、前記メモリ素
子の障害時に、その障害メモリ素子と交替させて使用す
る交替メモリ素子とを備えて構成される記憶装置におい
て、前記メモリ素子に障害が発生していない通常動作中
に、前記メモリ部にデータを書き込む際に前記メモリ部
に書き込む書き込みデータから生成したデータを前記交
替メモリ素子に書き込む書き込み手段と、前記メモリ部
からデータを読み出す際に前記交替メモリ素子からデー
タを読み出す読み出し手段と、前記交替メモリ素子から
読み出したデータのエラーを検出する検出手段とを備え
ることにより達成される。
は、複数のメモリ素子を有するメモリ部と、前記メモリ
部から読み出したデータの誤り訂正を行うと共に障害メ
モリ素子の障害位置情報及びメモリ素子の障害発生を示
す障害検出信号を出力する誤り訂正部と、前記メモリ素
子の障害時に、その障害メモリ素子と交替させて使用す
る交替メモリ素子とを備えて構成される記憶装置におい
て、前記メモリ素子に障害が発生していない通常動作中
に、前記メモリ部にデータを書き込む際に前記メモリ部
に書き込む書き込みデータから生成したデータを前記交
替メモリ素子に書き込む書き込み手段と、前記メモリ部
からデータを読み出す際に前記交替メモリ素子からデー
タを読み出す読み出し手段と、前記交替メモリ素子から
読み出したデータのエラーを検出する検出手段とを備え
ることにより達成される。
【００１７】また、前記目的は、前記書き込み手段が、
所定の書き込み選択情報により前記メモリ部に書き込む
データから前記交替メモリ素子に書き込む所定のデータ
を選択する手段を有し、前記検出手段が、データの書き
込み時に選択したメモリ素子からの読み出しデータを前
記交替メモリ素子からの読み出しデータに置き換える手
段と、前記誤り訂正部から出力された障害位置情報と前
記書き込み選択情報との一致を比較する手段とを有する
ことにより達成される。
所定の書き込み選択情報により前記メモリ部に書き込む
データから前記交替メモリ素子に書き込む所定のデータ
を選択する手段を有し、前記検出手段が、データの書き
込み時に選択したメモリ素子からの読み出しデータを前
記交替メモリ素子からの読み出しデータに置き換える手
段と、前記誤り訂正部から出力された障害位置情報と前
記書き込み選択情報との一致を比較する手段とを有する
ことにより達成される。
【００１８】また、前記目的は、前記書き込み手段が、
書き込みデータの全部あるいはその一部のデータのパリ
ティを生成して交替メモリ素子に書き込む手段を有し、
前記検出手段が、パリティ生成に用いたデータを書き込
んだメモリ素子の読み出しデータと交替メモリ素子の読
み出しデータとからパリティチェックを行う手段を有
し、前記誤り訂正部からの障害検出信号と前記パリティ
チェック手段の出力から前記交替メモリ素子の障害発生
を判別することにより達成される。
書き込みデータの全部あるいはその一部のデータのパリ
ティを生成して交替メモリ素子に書き込む手段を有し、
前記検出手段が、パリティ生成に用いたデータを書き込
んだメモリ素子の読み出しデータと交替メモリ素子の読
み出しデータとからパリティチェックを行う手段を有
し、前記誤り訂正部からの障害検出信号と前記パリティ
チェック手段の出力から前記交替メモリ素子の障害発生
を判別することにより達成される。
【００１９】
【００２０】また、前記目的は、前記書き込み手段が、
書き込みアドレスから得られる書き込み選択情報により
前記メモリ部に書き込むデータから前記交替メモリ素子
に書き込む所定のデータを選択する手段を有し、前記検
出手段が、読み出しアドレスから得られる読み出し選択
情報により定まるメモリ素子からの読み出しデータを交
替メモリ素子の読み出しデータと置き換える手段と、前
記誤り訂正部から出力された障害位置情報と前記読み出
し選択情報との一致を比較する手段とを有することによ
り達成される。
書き込みアドレスから得られる書き込み選択情報により
前記メモリ部に書き込むデータから前記交替メモリ素子
に書き込む所定のデータを選択する手段を有し、前記検
出手段が、読み出しアドレスから得られる読み出し選択
情報により定まるメモリ素子からの読み出しデータを交
替メモリ素子の読み出しデータと置き換える手段と、前
記誤り訂正部から出力された障害位置情報と前記読み出
し選択情報との一致を比較する手段とを有することによ
り達成される。
【００２１】そして、本発明は、前述した記憶装置を使
用して情報処理装置を構成することにより、メモリ部を
構成するメモリ素子あるいは交替メモリ素子が障害とな
ったとき、情報処理装置の起動後に、記憶装置から出力
される障害メモリ素子情報として、交替メモリ素子を含
む交替メモリ素子に関連する論理の障害情報を最初に出
力させることが可能となる。
用して情報処理装置を構成することにより、メモリ部を
構成するメモリ素子あるいは交替メモリ素子が障害とな
ったとき、情報処理装置の起動後に、記憶装置から出力
される障害メモリ素子情報として、交替メモリ素子を含
む交替メモリ素子に関連する論理の障害情報を最初に出
力させることが可能となる。
【００２２】
【発明の実施の形態】以下、本発明による記憶装置の実
施形態を図面により詳細に説明する。
施形態を図面により詳細に説明する。
【００２３】図１は本発明の第１の実施形態による交替
メモリ素子を有する記憶装置の構成例を示すブロック
図、図２は図１に示す記憶装置の動作例を説明するタイ
ムチャートである。図１において、５１は障害発生状態
ビットラッチ、３０、３１はセレクタ、４３はＡＮＤ回
路、７０は切替器であり、他の符号は図７の場合と同一
である。
メモリ素子を有する記憶装置の構成例を示すブロック
図、図２は図１に示す記憶装置の動作例を説明するタイ
ムチャートである。図１において、５１は障害発生状態
ビットラッチ、３０、３１はセレクタ、４３はＡＮＤ回
路、７０は切替器であり、他の符号は図７の場合と同一
である。
【００２４】図１に示す本発明の第１の実施形態による
記憶装置は、図７により説明した従来技術の記憶装置に
おける交替制御部５内に、障害が発生したか否かを表わ
す情報を格納する障害発生状態ビットラッチ５１、一定
時間毎に“０”、“１”を出力する切替器７０、障害発
生の前後で、セレクト信号Write#５７１、Read# ６７１
にセットする値を切り替えるセレクタ３０、３１を追加
して構成されており、その他の構成は従来技術の場合と
同一である。
記憶装置は、図７により説明した従来技術の記憶装置に
おける交替制御部５内に、障害が発生したか否かを表わ
す情報を格納する障害発生状態ビットラッチ５１、一定
時間毎に“０”、“１”を出力する切替器７０、障害発
生の前後で、セレクト信号Write#５７１、Read# ６７１
にセットする値を切り替えるセレクタ３０、３１を追加
して構成されており、その他の構成は従来技術の場合と
同一である。
【００２５】図１に示す記憶装置の初期状態において、
障害発生状態ビットラッチ５１は“０”に設定されてい
る。これにより、セレクタ３０は、セレクタ３に対する
セレクト信号Write#５７１を“１”とするので、メモリ
素子１７１に対する書き込みデータが交替メモリ素子２
に書き込まれるようになる。また、同時に、セレクタ３
１は、一定時間毎に“０”、“１”の信号を切り替えて
出力している切替器７０の出力を選択してセレクト信号
Read# ６７１として出力するので、図２に示すように、
セレクト信号Read# ６７１は、一定時間毎に“０”、
“１”に切り替えられる。この結果、セレクタ４７１の
出力は、セレクト信号Read# ６７１の値に応じてメモリ
素子１７１のデータ、交替メモリ素子２のデータを交互
に出力することになる。
障害発生状態ビットラッチ５１は“０”に設定されてい
る。これにより、セレクタ３０は、セレクタ３に対する
セレクト信号Write#５７１を“１”とするので、メモリ
素子１７１に対する書き込みデータが交替メモリ素子２
に書き込まれるようになる。また、同時に、セレクタ３
１は、一定時間毎に“０”、“１”の信号を切り替えて
出力している切替器７０の出力を選択してセレクト信号
Read# ６７１として出力するので、図２に示すように、
セレクト信号Read# ６７１は、一定時間毎に“０”、
“１”に切り替えられる。この結果、セレクタ４７１の
出力は、セレクト信号Read# ６７１の値に応じてメモリ
素子１７１のデータ、交替メモリ素子２のデータを交互
に出力することになる。
【００２６】ＥＣＣ６が障害を検出した場合、比較器８
０は、ＥＣＣ６から出力される障害位置情報Bit#とセレ
クト信号Read# の値とを比較する。比較器８０の出力で
ある交替メモリ素子障害情報９０が“１”すなわちBit#
とRead# の値とが等しい場合、交替メモリ素子２が壊れ
ており、交替メモリ素子障害情報９０が“０”すなわち
Bit#とRead# の値とが等しくない場合、メモリ部１内の
メモリ素子が壊れていると判断することができる。本発
明の第１の実施形態によれば、これにより、メモリ部１
内のメモリ素子に障害が発生する前に、交替メモリ素子
２の障害を検出することができる。
０は、ＥＣＣ６から出力される障害位置情報Bit#とセレ
クト信号Read# の値とを比較する。比較器８０の出力で
ある交替メモリ素子障害情報９０が“１”すなわちBit#
とRead# の値とが等しい場合、交替メモリ素子２が壊れ
ており、交替メモリ素子障害情報９０が“０”すなわち
Bit#とRead# の値とが等しくない場合、メモリ部１内の
メモリ素子が壊れていると判断することができる。本発
明の第１の実施形態によれば、これにより、メモリ部１
内のメモリ素子に障害が発生する前に、交替メモリ素子
２の障害を検出することができる。
【００２７】図１に示す本発明の第１の実施形態におい
て、いま、メモリ部１内のメモリ素子１０１に障害が発
生したものとする。この障害は、メモリ部１の読み出し
時に、ＥＣＣ６により検出され、ＥＣＣ６は、メモリ部
１からの読み出しデータに対して誤り訂正を行って正し
い読み出しデータを出力すると共に、障害発生状態ビッ
トラッチ５１、回復処理状態ビットラッチ５０、障害メ
モリ位置情報ラッチ２０１を“１”にセットする。障害
発生状態ビットラッチ５１が“１”にセットされると、
セレクタ３０、３１は、障害メモリ位置情報ラッチ２７
１を選択する。但し、セレクト信号Read# は、回復処理
状態ビットラッチ５０が“１”であるため、ＡＮＤ回路
４０により全て“０”にされる。そして、回復処理は、
従来技術の場合と同様に、障害メモリ素子１０１を含む
メモリ部１のデータのみを読み出して、ＥＣＣ６を通し
てデータの誤りを訂正し、障害メモリ素子１０１のデー
タを交替メモリ素子２に書き込むことにより行われる。
て、いま、メモリ部１内のメモリ素子１０１に障害が発
生したものとする。この障害は、メモリ部１の読み出し
時に、ＥＣＣ６により検出され、ＥＣＣ６は、メモリ部
１からの読み出しデータに対して誤り訂正を行って正し
い読み出しデータを出力すると共に、障害発生状態ビッ
トラッチ５１、回復処理状態ビットラッチ５０、障害メ
モリ位置情報ラッチ２０１を“１”にセットする。障害
発生状態ビットラッチ５１が“１”にセットされると、
セレクタ３０、３１は、障害メモリ位置情報ラッチ２７
１を選択する。但し、セレクト信号Read# は、回復処理
状態ビットラッチ５０が“１”であるため、ＡＮＤ回路
４０により全て“０”にされる。そして、回復処理は、
従来技術の場合と同様に、障害メモリ素子１０１を含む
メモリ部１のデータのみを読み出して、ＥＣＣ６を通し
てデータの誤りを訂正し、障害メモリ素子１０１のデー
タを交替メモリ素子２に書き込むことにより行われる。
【００２８】障害メモリのデータを交替メモリ素子２に
全て移動した後、回復処理完了信号１０を用いて回復処
理状態ビットラッチ５０がリセットされる。これによ
り、図２に示すように、セレクト信号Read# ６０１の値
が障害メモリ位置情報と等しい“１”となり、セレクタ
４０１によって障害メモリ素子１０１に対応するデータ
が交替メモリ素子２から読み出される。
全て移動した後、回復処理完了信号１０を用いて回復処
理状態ビットラッチ５０がリセットされる。これによ
り、図２に示すように、セレクト信号Read# ６０１の値
が障害メモリ位置情報と等しい“１”となり、セレクタ
４０１によって障害メモリ素子１０１に対応するデータ
が交替メモリ素子２から読み出される。
【００２９】また、交替メモリ素子２に障害が発生した
場合、障害発生状態ビットラッチ５１がセットされる。
しかし、ＡＮＤ回路４３により障害メモリ位置情報ラッ
チ２００〜２７１には、交替メモリ素子２が壊れたこと
を示すため、その全てに“０”がセットされているた
め、交替メモリ素子２へのデータの書き込みは行われな
い。そして、メモリ部１内のメモリ素子のデータを交替
メモリ素子２のデータに置き換えることも行わない。ま
た、交替メモリ素子２で障害が発生した場合、回復処理
を行っても構わないが、回復処理を行っても意味がな
い。このため、ＡＮＤ回路４４は、回復処理状態ビット
ラッチ５０をセットしないように制御され回復処理は行
われない。
場合、障害発生状態ビットラッチ５１がセットされる。
しかし、ＡＮＤ回路４３により障害メモリ位置情報ラッ
チ２００〜２７１には、交替メモリ素子２が壊れたこと
を示すため、その全てに“０”がセットされているた
め、交替メモリ素子２へのデータの書き込みは行われな
い。そして、メモリ部１内のメモリ素子のデータを交替
メモリ素子２のデータに置き換えることも行わない。ま
た、交替メモリ素子２で障害が発生した場合、回復処理
を行っても構わないが、回復処理を行っても意味がな
い。このため、ＡＮＤ回路４４は、回復処理状態ビット
ラッチ５０をセットしないように制御され回復処理は行
われない。
【００３０】そして、障害が発生した場合、メモリ素子
に障害が発生したことを示す障害検出信号５５、障害メ
モリ素子を示す障害位置情報Bit#３００〜Bit#３７１、
交替メモリ素子２の障害を示す交替メモリ素子障害情報
９０といったメモリ素子の障害情報がコンソール等に出
力される。
に障害が発生したことを示す障害検出信号５５、障害メ
モリ素子を示す障害位置情報Bit#３００〜Bit#３７１、
交替メモリ素子２の障害を示す交替メモリ素子障害情報
９０といったメモリ素子の障害情報がコンソール等に出
力される。
【００３１】前述した本発明の第１の実施形態は、メモ
リ素子の交替前、メモリ素子１７１に対するデータを交
替メモリ素子２にリード／ライトするとして説明した
が、交替メモリ素子２にリード／ライトするデータは、
メモリ素子１７１に対するデータに限らずメモリ部１内
のどのメモリ素子に対するデータであってもよい。ま
た、障害は、メモリ素子１０１、交替メモリ素子２以外
で起きてもかまわない。
リ素子の交替前、メモリ素子１７１に対するデータを交
替メモリ素子２にリード／ライトするとして説明した
が、交替メモリ素子２にリード／ライトするデータは、
メモリ素子１７１に対するデータに限らずメモリ部１内
のどのメモリ素子に対するデータであってもよい。ま
た、障害は、メモリ素子１０１、交替メモリ素子２以外
で起きてもかまわない。
【００３２】図３は本発明の第２の実施形態による交替
メモリ素子を有する記憶装置の構成例を示すブロック
図、図４は図３に示す記憶装置の動作例を説明するタイ
ムチャートである。図３において、２０はパリティジェ
ネレータ、２１はパリティチェッカ、４２はＡＮＤ回路
であり、他の符号は図１の場合と同一である。
メモリ素子を有する記憶装置の構成例を示すブロック
図、図４は図３に示す記憶装置の動作例を説明するタイ
ムチャートである。図３において、２０はパリティジェ
ネレータ、２１はパリティチェッカ、４２はＡＮＤ回路
であり、他の符号は図１の場合と同一である。
【００３３】図３に示す本発明の第２の実施形態による
記憶装置は、図７により説明した従来技術の記憶装置に
おける交替制御部５内に、障害が発生したか否かを表わ
す障害発生状態ビットラッチ５１を設け、メモリ部１内
のメモリ素子の障害前に、メモリ部１に書き込むデータ
のパリティデータを生成して、このデータを交替メモリ
素子２に書き込むようにする論理であるパリティジェネ
レータ２０、及び、メモリ部１内メモリ素子の障害前
に、メモリ部１と交替メモリ素子２とから読み出したデ
ータのパリティチェックを行う論理であるパリティチェ
ッカ２１を加えて構成されており、その他の構成は従来
技術の場合と同一である。
記憶装置は、図７により説明した従来技術の記憶装置に
おける交替制御部５内に、障害が発生したか否かを表わ
す障害発生状態ビットラッチ５１を設け、メモリ部１内
のメモリ素子の障害前に、メモリ部１に書き込むデータ
のパリティデータを生成して、このデータを交替メモリ
素子２に書き込むようにする論理であるパリティジェネ
レータ２０、及び、メモリ部１内メモリ素子の障害前
に、メモリ部１と交替メモリ素子２とから読み出したデ
ータのパリティチェックを行う論理であるパリティチェ
ッカ２１を加えて構成されており、その他の構成は従来
技術の場合と同一である。
【００３４】図３に示す記憶装置の初期状態において、
障害発生状態ビットラッチ５１は“０”に設定されてい
る。これにより、ＡＮＤ回路４１は、メモリ部１への書
き込みデータのパリティデータを選択することを示すセ
レクタ３に対するセレクト信号Write#５７２を“１”に
セットし、セレクタ３にパリティデータを選択させ、パ
リティデータを交替メモリ素子２に書き込む。また、デ
ータを読み出す際、パリティチェッカ２１は、パリティ
ジェネレート時に用いたメモリ部１のデータと交替メモ
リ素子２のデータとを用いてパリティチェックを行う。
そして、ＥＣＣ６でエラーが検出されず、パリティチェ
ッカ２１でパリティエラーが検出された場合、交替メモ
リ素子２が壊れており、ＥＣＣ６でエラーが検出された
場合、ＥＣＣ６が出力した障害位置情報Bit#で指摘され
たメモリ部１内のメモリ素子が壊れていると判断するこ
とができる。
障害発生状態ビットラッチ５１は“０”に設定されてい
る。これにより、ＡＮＤ回路４１は、メモリ部１への書
き込みデータのパリティデータを選択することを示すセ
レクタ３に対するセレクト信号Write#５７２を“１”に
セットし、セレクタ３にパリティデータを選択させ、パ
リティデータを交替メモリ素子２に書き込む。また、デ
ータを読み出す際、パリティチェッカ２１は、パリティ
ジェネレート時に用いたメモリ部１のデータと交替メモ
リ素子２のデータとを用いてパリティチェックを行う。
そして、ＥＣＣ６でエラーが検出されず、パリティチェ
ッカ２１でパリティエラーが検出された場合、交替メモ
リ素子２が壊れており、ＥＣＣ６でエラーが検出された
場合、ＥＣＣ６が出力した障害位置情報Bit#で指摘され
たメモリ部１内のメモリ素子が壊れていると判断するこ
とができる。
【００３５】前述したように、本発明の第２の実施形態
においても、メモリ部１内のメモリ素子に障害が発生す
る前に、交替メモリ素子２に障害があることを検出する
ことができる。
においても、メモリ部１内のメモリ素子に障害が発生す
る前に、交替メモリ素子２に障害があることを検出する
ことができる。
【００３６】なお、前述では、メモリ部１に対するデー
タの全部を用いてパリティを生成し、チェックするとし
て説明したが、本発明は、メモリ部１に対するデータの
一部を用いてパリティを生成し、チェックするようにし
てもよく、また、パリティとして奇遇どちらを用いても
よい。
タの全部を用いてパリティを生成し、チェックするとし
て説明したが、本発明は、メモリ部１に対するデータの
一部を用いてパリティを生成し、チェックするようにし
てもよく、また、パリティとして奇遇どちらを用いても
よい。
【００３７】図３に示す本発明の第２の実施形態におい
て、いま、メモリ部１内のメモリ素子の１つに障害が発
生したものとする。ＥＣＣ６は、この障害を検出して障
害検出信号５５を発し、障害発生状態ビットラッチ５１
をセットする。これにより、ＡＮＤ回路４１は、セレク
タ３に対するセレクト信号Write#５７２を“０”とする
ので、セレクタ３は、交替メモリ素子２にメモリ部１に
対するデータのパリティデータの書き込みを行わない。
また、メモリ部１に対するデータと交替メモリ素子２の
データとのパリティチェックの結果は、ＡＮＤ回路４２
によって無視される。その後の回復処理以降の動作は、
前述した第１の実施形態の場合と同様に行われる。
て、いま、メモリ部１内のメモリ素子の１つに障害が発
生したものとする。ＥＣＣ６は、この障害を検出して障
害検出信号５５を発し、障害発生状態ビットラッチ５１
をセットする。これにより、ＡＮＤ回路４１は、セレク
タ３に対するセレクト信号Write#５７２を“０”とする
ので、セレクタ３は、交替メモリ素子２にメモリ部１に
対するデータのパリティデータの書き込みを行わない。
また、メモリ部１に対するデータと交替メモリ素子２の
データとのパリティチェックの結果は、ＡＮＤ回路４２
によって無視される。その後の回復処理以降の動作は、
前述した第１の実施形態の場合と同様に行われる。
【００３８】そして、障害が発生した場合、メモリ素子
に障害が発生したことを示す障害検出信号５５、障害メ
モリ素子を示す障害位置情報Bit#３００〜Bit#３７１、
交替メモリ素子２の障害を示す交替メモリ素子障害情報
９０、９１といったメモリ素子の障害情報がコンソール
等に出力される。
に障害が発生したことを示す障害検出信号５５、障害メ
モリ素子を示す障害位置情報Bit#３００〜Bit#３７１、
交替メモリ素子２の障害を示す交替メモリ素子障害情報
９０、９１といったメモリ素子の障害情報がコンソール
等に出力される。
【００３９】図５は本発明の第３の実施形態による交替
メモリ素子を有する記憶装置の構成例を示すブロック
図、図６は図５に示す記憶装置の動作例を説明するタイ
ムチャートである。図５において、３２はセレクタ、６
０はデコーダであり、他の符号は図１の場合と同一であ
る。
メモリ素子を有する記憶装置の構成例を示すブロック
図、図６は図５に示す記憶装置の動作例を説明するタイ
ムチャートである。図５において、３２はセレクタ、６
０はデコーダであり、他の符号は図１の場合と同一であ
る。
【００４０】図５に示す本発明の第３の実施形態による
記憶装置は、図７により説明した従来技術の記憶装置に
おける交替制御部５内に、障害が発生したか否かを表わ
す障害発生状態ビットラッチ５１、障害発生の前後で、
セレクタ３に対するセレクト信号Write#、セレクタ４０
０〜４７１に対するセレクト信号Read# にセットする値
を切り替えるセレクタ３２、メモリ参照アドレスをデコ
ードするデコーダ６０を加えて構成されており、その他
の構成は従来技術の場合と同一である。
記憶装置は、図７により説明した従来技術の記憶装置に
おける交替制御部５内に、障害が発生したか否かを表わ
す障害発生状態ビットラッチ５１、障害発生の前後で、
セレクタ３に対するセレクト信号Write#、セレクタ４０
０〜４７１に対するセレクト信号Read# にセットする値
を切り替えるセレクタ３２、メモリ参照アドレスをデコ
ードするデコーダ６０を加えて構成されており、その他
の構成は従来技術の場合と同一である。
【００４１】図５に示す記憶装置の初期状態において、
障害発生状態ビットラッチ５１は“０”に設定されてい
る。これにより、セレクタ３２は、セレクト信号Write
#、Read# として、メモリ参照アドレスをデコードする
デコーダ６０の出力を選択してセットする。なお、デコ
ードされるメモリ参照アドレスのデータ、デコーダの構
成は任意であるが、例えば、アドレスの任意の７ビット
をデコードするものであってもよく、この場合、デコー
ド結果が７２〜１２７の場合、“０”を出力するように
デコーダを構成してよい。
障害発生状態ビットラッチ５１は“０”に設定されてい
る。これにより、セレクタ３２は、セレクト信号Write
#、Read# として、メモリ参照アドレスをデコードする
デコーダ６０の出力を選択してセットする。なお、デコ
ードされるメモリ参照アドレスのデータ、デコーダの構
成は任意であるが、例えば、アドレスの任意の７ビット
をデコードするものであってもよく、この場合、デコー
ド結果が７２〜１２７の場合、“０”を出力するように
デコーダを構成してよい。
【００４２】そして、セレクタ３は、メモリのアドレス
に従ってメモリ素子１００〜１７１に対するデータを選
択して交替メモリ素子２に書き込み、セレクタ４００〜
４７１はアドレスに従ってメモリ部１内のメモリ素子の
データを交替メモリ素子２のデータに置き換えて読み出
す。すなわち、本発明の第３の実施形態は、メモリ部１
内のメモリ素子に障害が発生する前から、セレクタ３が
全てのメモリ部１内のメモリ素子に対する書き込みデー
タを選択して交替メモリ素子２に書き込みを行い、セレ
クタ４００〜４７１がメモリ部１内のメモリ素子の全て
について、交替メモリ素子２に切り替えて読み出し行う
ことになる。
に従ってメモリ素子１００〜１７１に対するデータを選
択して交替メモリ素子２に書き込み、セレクタ４００〜
４７１はアドレスに従ってメモリ部１内のメモリ素子の
データを交替メモリ素子２のデータに置き換えて読み出
す。すなわち、本発明の第３の実施形態は、メモリ部１
内のメモリ素子に障害が発生する前から、セレクタ３が
全てのメモリ部１内のメモリ素子に対する書き込みデー
タを選択して交替メモリ素子２に書き込みを行い、セレ
クタ４００〜４７１がメモリ部１内のメモリ素子の全て
について、交替メモリ素子２に切り替えて読み出し行う
ことになる。
【００４３】ＥＣＣ６が障害を検出した場合、ＥＣＣ６
から出力される障害メモリ素子の位置を示す障害位置情
報Bit#とセレクト信号Read# の値とを比較器８０を用い
て比較することにより障害箇所を特定することができ
る。すなわち、Bit#とRead# とが等しく比較器８０の出
力である交替メモリ素子障害情報９０が“１”の場合、
交替メモリ素子２のデータパスが壊れており、Bit#とRe
ad# とが等しくなく交替メモリ素子障害情報９０が
“０”の場合、メモリ部１のデータパスが壊れていると
判断することができる。
から出力される障害メモリ素子の位置を示す障害位置情
報Bit#とセレクト信号Read# の値とを比較器８０を用い
て比較することにより障害箇所を特定することができ
る。すなわち、Bit#とRead# とが等しく比較器８０の出
力である交替メモリ素子障害情報９０が“１”の場合、
交替メモリ素子２のデータパスが壊れており、Bit#とRe
ad# とが等しくなく交替メモリ素子障害情報９０が
“０”の場合、メモリ部１のデータパスが壊れていると
判断することができる。
【００４４】前述したように、本発明の第３の実施形態
においても、メモリ部１内のメモリ素子に障害が発生す
る前に、交替メモリ素子２に障害があることを検出する
ことができる。
においても、メモリ部１内のメモリ素子に障害が発生す
る前に、交替メモリ素子２に障害があることを検出する
ことができる。
【００４５】図５に示す本発明の第３の実施形態におい
て、いま、メモリ部１内のメモリ素子１０１に障害が発
生したものとする。この障害は、ＥＣＣ６により検出さ
れ、この結果ＥＣＣ６の出力により、障害発生状態ビッ
トラッチ５１、回復処理状態ビットラッチ５０、障害メ
モリ位置情報ラッチ２０１がセットされる。障害発生状
態ビットラッチ５１がセットされると、セレクタ３２
は、障害メモリ位置情報を選択することになる。しか
し、回復処理状態ビットが“１”であるため、ＡＮＤ回
路４０により、セレクト信号Read# は全て“０”にされ
る。その後の回復処理以降の動作は、前述した第１の実
施形態の場合と同様に行われる。
て、いま、メモリ部１内のメモリ素子１０１に障害が発
生したものとする。この障害は、ＥＣＣ６により検出さ
れ、この結果ＥＣＣ６の出力により、障害発生状態ビッ
トラッチ５１、回復処理状態ビットラッチ５０、障害メ
モリ位置情報ラッチ２０１がセットされる。障害発生状
態ビットラッチ５１がセットされると、セレクタ３２
は、障害メモリ位置情報を選択することになる。しか
し、回復処理状態ビットが“１”であるため、ＡＮＤ回
路４０により、セレクト信号Read# は全て“０”にされ
る。その後の回復処理以降の動作は、前述した第１の実
施形態の場合と同様に行われる。
【００４６】また、交替メモリ素子２に障害が発生した
場合、前述と同様に障害発生状態ビットラッチ５１がセ
ットされる。しかし、ＡＮＤ回路４３により障害メモリ
位置情報ラッチ２００〜２７１には交替メモリ素子２が
壊れたことを示すために、全て“０”がセットされるた
め、交替メモリ素子２にデータが書き込まれることはな
い。そして、メモリ部１内のメモリ素子に対するデータ
と交替メモリ素子２のデータとの置き換えは行われな
い。また、交替メモリ素子２に障害が発生した場合、回
復処理を行っても構わないが、回復処理を行っても意味
がない。このため、ＡＮＤ回路４４は、回復処理状態ビ
ットラッチ５０をセットしないように制御され、回復処
理は行われない。
場合、前述と同様に障害発生状態ビットラッチ５１がセ
ットされる。しかし、ＡＮＤ回路４３により障害メモリ
位置情報ラッチ２００〜２７１には交替メモリ素子２が
壊れたことを示すために、全て“０”がセットされるた
め、交替メモリ素子２にデータが書き込まれることはな
い。そして、メモリ部１内のメモリ素子に対するデータ
と交替メモリ素子２のデータとの置き換えは行われな
い。また、交替メモリ素子２に障害が発生した場合、回
復処理を行っても構わないが、回復処理を行っても意味
がない。このため、ＡＮＤ回路４４は、回復処理状態ビ
ットラッチ５０をセットしないように制御され、回復処
理は行われない。
【００４７】前述した本発明の第３の実施形態は、第１
の実施形態の場合と同様に、メモリ素子１０１、交替メ
モリ素子２に障害が発生した場合について説明したが、
本発明は、それ以外のメモリ素子で障害が起きた場合に
も同様に動作することができる。そして、障害が発生し
た場合、第１の実施形態の場合と同様にメモリ素子の障
害情報がコンソールなどに出力される。
の実施形態の場合と同様に、メモリ素子１０１、交替メ
モリ素子２に障害が発生した場合について説明したが、
本発明は、それ以外のメモリ素子で障害が起きた場合に
も同様に動作することができる。そして、障害が発生し
た場合、第１の実施形態の場合と同様にメモリ素子の障
害情報がコンソールなどに出力される。
【００４８】前述した本発明の各実施形態によれば、メ
モリ部１内のメモリ素子に障害が発生する前に交替メモ
リ素子２の障害の検出を行うことができ、交替メモリ素
子２に書き込むデータを選択するセレクタ３を用いて、
メモリ部１内の任意のメモリ素子に対するデータを交替
メモリ素子２に書き込み、また、セレクタ４００〜４７
１を用いてメモリ部１内のメモリ素子と交替メモリ素子
２を置き換えて、交替メモリ素子２が使用可能であるこ
とをチェックすることができる。
モリ部１内のメモリ素子に障害が発生する前に交替メモ
リ素子２の障害の検出を行うことができ、交替メモリ素
子２に書き込むデータを選択するセレクタ３を用いて、
メモリ部１内の任意のメモリ素子に対するデータを交替
メモリ素子２に書き込み、また、セレクタ４００〜４７
１を用いてメモリ部１内のメモリ素子と交替メモリ素子
２を置き換えて、交替メモリ素子２が使用可能であるこ
とをチェックすることができる。
【００４９】なお、第２の実施形態は、交替メモリ素子
２の障害のみを検出することができ、第１の実施形態
は、交替メモリ素子２と、セレクタ３でメモリ素子１７
１をセレクトした場合、セレクタ４７１で交替メモリ素
子２をセレクトした場合の障害しか検出することができ
ない。
２の障害のみを検出することができ、第１の実施形態
は、交替メモリ素子２と、セレクタ３でメモリ素子１７
１をセレクトした場合、セレクタ４７１で交替メモリ素
子２をセレクトした場合の障害しか検出することができ
ない。
【００５０】以上、３つの実施形態について説明した
が、これらはいずれもメモリに障害が発生する前から交
替メモリ素子２にデータを書き込み、読み出す手段を設
け、交替メモリ素子２に関連する論理が正しく動作する
ことをチェックすることにより、メモリ部１の障害発生
前に交替メモリ素子２に関連する論理の障害を検出する
ことができる。また、交替メモリ素子２へは、“０”、
“１”の両方の値を書き込むことができるので、交替メ
モリ素子２に関連する論理のＳolidな障害も検出するこ
とができる。
が、これらはいずれもメモリに障害が発生する前から交
替メモリ素子２にデータを書き込み、読み出す手段を設
け、交替メモリ素子２に関連する論理が正しく動作する
ことをチェックすることにより、メモリ部１の障害発生
前に交替メモリ素子２に関連する論理の障害を検出する
ことができる。また、交替メモリ素子２へは、“０”、
“１”の両方の値を書き込むことができるので、交替メ
モリ素子２に関連する論理のＳolidな障害も検出するこ
とができる。
【００５１】また、前述した本発明の各実施形態によれ
ば、交替メモリ素子２の障害だけでなく、交替メモリ素
子２に書き込むデータを選択するセレクタ３、メモリ部
１内のメモリ素子と交替メモリ素子２とのデータを置き
換えて読み出すセレクタ４００〜４７１等の交替メモリ
素子２に関連する論理の障害をメモリ部１の障害発生前
に検出することができる。
ば、交替メモリ素子２の障害だけでなく、交替メモリ素
子２に書き込むデータを選択するセレクタ３、メモリ部
１内のメモリ素子と交替メモリ素子２とのデータを置き
換えて読み出すセレクタ４００〜４７１等の交替メモリ
素子２に関連する論理の障害をメモリ部１の障害発生前
に検出することができる。
【００５２】さらに、前述した本発明の各実施形態によ
る記憶装置を用いて情報処理装置を構成することによ
り、メモリ部を構成するメモリ素子あるいは交替メモリ
素子が障害となったとき、情報処理装置の起動後に、記
憶装置から出力される障害メモリ素子情報として、交替
メモリ素子を含む交替メモリ素子に関連する論理の障害
情報を最初に出力させることが可能となる。
る記憶装置を用いて情報処理装置を構成することによ
り、メモリ部を構成するメモリ素子あるいは交替メモリ
素子が障害となったとき、情報処理装置の起動後に、記
憶装置から出力される障害メモリ素子情報として、交替
メモリ素子を含む交替メモリ素子に関連する論理の障害
情報を最初に出力させることが可能となる。
【００５３】
【発明の効果】以上説明したように本発明によれば、通
常使用するメモリ内のメモリ素子に障害が発生する前に
交替メモリ素子の障害の検出を行うことができる。
常使用するメモリ内のメモリ素子に障害が発生する前に
交替メモリ素子の障害の検出を行うことができる。
【図１】本発明の第１の実施形態による交替メモリ素子
を有する記憶装置の構成例を示すブロック図である。
を有する記憶装置の構成例を示すブロック図である。
【図２】図１に示す記憶装置の動作例を説明するタイム
チャートである。
チャートである。
【図３】本発明の第２の実施形態による交替メモリ素子
を有する記憶装置の構成例を示すブロック図である。
を有する記憶装置の構成例を示すブロック図である。
【図４】図３に示す記憶装置の動作例を説明するタイム
チャートである。
チャートである。
【図５】本発明の第３の実施形態による交替メモリ素子
を有する記憶装置の構成例を示すブロック図である。
を有する記憶装置の構成例を示すブロック図である。
【図６】図５に示す記憶装置の動作例を説明するタイム
チャートである。
チャートである。
【図７】従来技術による交替メモリ素子を有する記憶装
置の構成例を示すブロック図である。
置の構成例を示すブロック図である。
【図８】図７に示す記憶装置の動作例を説明するタイム
チャートである。
チャートである。
１ メモリ
１００〜１７１ メモリ素子
２ 交替メモリ素子
３、３０、３１、３２、４００〜４７１ セレクタ
５ 交替制御部
６ 誤り訂正機構（ＥＣＣ）
２０ パリティジェネレータ
２１ パリティチェッカ
４０〜４４ ＡＮＤ回路
５０ 回復処理状態ビット
５１ 障害発生状態ビット
６０ デコーダ
７０ 切替器
８０ 比較器
２００〜２７１ 障害メモリ位置情報ラッチ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 黒川 洋
神奈川県秦野市堀山下１番地 株式会社
日立製作所 汎用コンピュータ事業部
内
(72)発明者 深尾 和一
神奈川県秦野市堀山下１番地 株式会社
日立製作所 汎用コンピュータ事業部
内
(72)発明者 吉田 晃
神奈川県秦野市堀山下１番地 株式会社
日立製作所 汎用コンピュータ事業部
内
(72)発明者 牧野 慶一
神奈川県秦野市堀山下１番地 株式会社
日立インフォメーションテクノロジー
内
(56)参考文献 特開 昭60−43760（ＪＰ，Ａ)
特開 平６−12897（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/16
Claims (4)
- 【請求項１】複数のメモリ素子を有するメモリ部と、前
記メモリ部から読み出したデータの誤り訂正を行うと共
に障害メモリ素子の障害位置情報及びメモリ素子の障害
発生を示す障害検出信号を出力する誤り訂正部と、前記
メモリ素子の障害時に、その障害メモリ素子と交替させ
て使用する交替メモリ素子とを備えて構成される記憶装
置において、前記メモリ素子に障害が発生していない通
常動作中に、前記メモリ部にデータを書き込む際に前記
メモリ部に書き込む書き込みデータから生成したデータ
を前記交替メモリ素子に書き込む書き込み手段と、前記
メモリ部からデータを読み出す際に前記交替メモリ素子
からデータを読み出す読み出し手段と、前記交替メモリ
素子から読み出したデータのエラーを検出する検出手段
とを備えることを特徴とする記憶装置。 - 【請求項２】前記書き込み手段は、所定の書き込み選択
情報により前記メモリ部に書き込むデータから前記交替
メモリ素子に書き込む所定のデータを選択する手段を有
し、前記検出手段は、データの書き込み時に選択したメ
モリ素子からの読み出しデータを前記交替メモリ素子か
らの読み出しデータに置き換える手段と、前記誤り訂正
部から出力された障害位置情報と前記書き込み選択情報
との一致を比較する手段とを有することを特徴とする請
求項１記載の記憶装置。 - 【請求項３】前記書き込み手段は、書き込みデータの全
部あるいはその一部のデータのパリティを生成して交替
メモリ素子に書き込む手段を有し、前記検出手段は、パ
リティ生成に用いたデータを書き込んだメモリ素子の読
み出しデータと交替メモリ素子の読み出しデータとから
パリティチェックを行う手段を有し、前記誤り訂正部か
らの障害検出信号と前記パリティチェック手段の出力か
ら前記交替メモリ素子の障害発生を判別することを特徴
とする請求項１記載の記憶装置。 - 【請求項４】前記書き込み手段は、書き込みアドレスか
ら得られる書き込み選択情報により前記メモリ部に書き
込むデータから前記交替メモリ素子に書き込む所定のデ
ータを選択する手段を有し、前記検出手段は、読み出し
アドレスから得られる読み出し選択情報により定まるメ
モリ素子からの読み出しデータを交替メモリ素子の読み
出しデータと置き換える手段と、前記誤り訂正部から出
力された障害位置情報と前記読み出し選択情報との一致
を比較する手段とを有することを特徴とする請求項１記
載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09742597A JP3527825B2 (ja) | 1997-04-15 | 1997-04-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09742597A JP3527825B2 (ja) | 1997-04-15 | 1997-04-15 | 記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004005576A Division JP3913221B2 (ja) | 2004-01-13 | 2004-01-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289161A JPH10289161A (ja) | 1998-10-27 |
| JP3527825B2 true JP3527825B2 (ja) | 2004-05-17 |
Family
ID=14192079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09742597A Expired - Fee Related JP3527825B2 (ja) | 1997-04-15 | 1997-04-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3527825B2 (ja) |
-
1997
- 1997-04-15 JP JP09742597A patent/JP3527825B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10289161A (ja) | 1998-10-27 |
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