JP3527825B2 - 記憶装置 - Google Patents
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Description
具備する記憶装置及びその記憶装置に係り、特に、メモ
リ素子の障害時に、障害となったメモリ素子を交替メモ
リ素子と交替させて使用する交替メモリ機構を有する記
憶装置に関する。
来技術として、あるデータに対してチェックビットを付
加することにより、障害の検出や訂正を行う方法が知ら
れている。この方法は、例えば、8バイト(64ビッ
ト)のデータに対して、8ビットのチェックビットを付
加し、誤り訂正機構(ECC)を通すことにより、1ビ
ットの誤り訂正を行うことができるようにしたものであ
る。また、さらに記憶装置の信頼性を向上させるため
に、交替メモリ素子を用意しておき、障害が発生したメ
モリ素子を交替メモリ素子で置き換えることにより、障
害メモリ素子を除去すると共に、引き続きさらにもう1
ビットのエラーが発生しても、誤り訂正機構(ECC)
で誤り訂正を行うことを可能にした技術が知られてい
る。
として、例えば、IBM J.RES.DEVELO
P. VOL.36 NO.4 JULY 1992
P.765〜779、特開平1−251146号公報、
特開平4−115338号公報等に記載された技術が知
られている。
する記憶装置の構成例を示すブロック図、図8は図7に
示す記憶装置の動作例を説明するタイムチャートであ
り、以下、図7、図8を参照して従来技術による記憶装
置の構成と動作とを説明する。図7において、1はメモ
リ部、100〜171はメモリ素子、2は交替メモリ素
子、3、400〜471はセレクタ、5は交替制御部、
6は誤り訂正機構(以下、ECCという)、40はAN
D回路、50は回復処理状態ビットラッチ、80は比較
器、200〜271は障害メモリ位置情報ラッチであ
る。
モリ素子100〜171を有するメモリ部1と、セレク
タ3、400〜471と、交替メモリ素子2と、ECC
6と、障害メモリ位置情報ラッチ200〜271、回復
処理状態ビットラッチ50、AND回路40及び比較器
80を有する交替制御部5とを備えて構成されている。
メモリ素子100〜171は、実際にはそれぞれが複数
ビットで構成され、交替メモリ素子2は、メモリ素子1
00〜171のそれぞれと同数のビットを有している。
この記憶装置において、Write#500〜Write#571
は、セレクタ3に対するセレクト信号であり、障害メモ
リ位置情報ラッチ200〜271にセットされている信
号である。
00〜171に対応しており、“1”がセットされてい
るセレクト信号に対応するメモリ素子に対する書き込み
データがセレクタ3により選択されて交替メモリ素子2
に書き込まれる。セレクト信号Write#500〜Write#5
71の値が全て“0”であれば、メモリ部1に対する書
き込みデータは交替メモリ素子2には書き込まれない。
また、“1”がセットされているセレクト信号Write#の
数は0または1個でなくてはならない。
0〜Read#671は、セレクタ400〜471に対する
セレクト信号であり、これらのセレクタ400〜471
は、メモリ素子100〜171に対応して設けられてい
る。そして、セレクト信号Read# の値が“0”の場合、
メモリ部1のデータが選択され、“1”の場合、そのセ
レクト信号Read# に対応するメモリ素子の代わりのデー
タとして交替メモリ素子2のデータが選択される。
“1”がセットされているセレクト信号Read# の数は0
または1個でなくてはならない。
リ部1内のメモリ素子101に障害が発生したものとす
る。この障害は、メモリ部1の読み出し時に、ECC6
により検出され、ECC6は、メモリ部1からの読み出
しデータに対して誤り訂正を行って正しい読み出しデー
タを出力すると共に、障害メモリ素子の位置、この場合
メモリ素子101の障害としたので、この障害位置を検
出して障害位置情報Bit#301を“1”として、交替制
御部5の障害メモリ位置情報ラッチ201を“1”にセ
ットする。また、ECC6は、同時に、回復処理状態ビ
ットラッチ50を“1”にセットする。
にセットされたことにより、図8に示すように、セレク
タ3に対するセレクト信号Write#501が“1”とな
り、セレクタ3は、障害メモリ素子101に書き込むべ
きデータを選択するように制御され、メモリ素子101
に書き込むべきデータと同一のデータが交替メモリ素子
2に書き込まれるようになる。しかし、回復処理状態ビ
ットラッチ50の値とセレクト信号Write#501〜Writ
e#571の値のそれぞれとのANDをとる72個のAN
D回路40は、回復処理状態ビットラッチ50がセット
されている間、セレクタ400〜471を制御するセレ
クト信号Read#600〜Read#671の全てを“0”とし
て出力する。
ットされたことにより、図示しない制御により、回復処
理が開始される。回復処理は、メモリ部1の全アドレス
のデータを読み出して書き戻すことにより行われる。そ
の後のデータの読み出しの処理では、回復処理状態ビッ
トラッチ50がセットされている間、障害メモリ素子1
01のデータが読み出されることになる。そして、この
状態でデータを読み出して同一のデータを書き込む処理
を行うことにより、障害メモリ素子101のデータが交
替メモリ素子2に移されて回復処理が行われる。
素子2には、障害メモリ素子101の交替素子とされる
時点で無効なデータが入っているからである。回復処理
中に、1ビットエラーが発生した場合、ECC6は、誤
り訂正を行っているので、交替メモリ素子2には正しい
データが書き込まれることになる。そして、全アドレス
のデータを読み出して書き戻すことによりメモリ全体の
回復処理が行われる。その後、図示しない制御により回
復処理完了信号10が発生されて、回復処理状態ビット
ラッチ50がリセットされる。これにより、図8に示す
ように、セレクト信号Read# 601の値が“1”とな
り、セレクタ401によって障害メモリ素子101に対
応するデータが交替メモリ素子2から読み出される。
換えた後に、ECC6により誤りが検出された場合、E
CC6から出力される障害メモリ素子の障害位置情報Bi
t#とセレクト信号Read# とを比較器80を用いて比較す
ることにより、メモリ部1と交替メモリ素子2との障害
を切り分ける。比較器80は、72ビットのBit#と72
ビットのRead# とのビット列が一致するか否かを比較す
る。比較の結果の交替メモリ素子障害情報90が“1”
すなわちBit#とRead# とのビット列のパターンが一致し
た場合、交替メモリ素子2が壊れており、交替メモリ素
子障害情報90が“0”すなわちBit#とRead# とが不一
致の場合、ECC6から出力されるBit#のメモリ素子が
壊れていると判断することができる。
リ部1に障害が発生した後であれば、障害情報90によ
り、交替メモリ素子2の障害を検出することができる。
そして、障害が発生した場合、メモリ素子に障害が発生
したことを示す障害検出信号55、障害メモリ素子の位
置を示す障害位置情報Bit#300〜371、交替メモリ
素子の障害を示す交替メモリ素子障害情報90といった
メモリ素子の障害情報がコンソール等に出力される。保
守員は、これらの情報に基づいて障害メモリ素子の修理
手続きを開始することができる。
る交替メモリ素子を具備する記憶装置は、メモリ部1内
のメモリ素子に障害が発生し、その素子を交替メモリ素
子2に置き換えるまでは、交替メモリ素子2、交替メモ
リ素子2に書き込むデータを選択するセレクタ3、メモ
リ部1内のメモリ素子を交替メモリ素子2に置き換えて
読み出すセレクタ400〜471を交替メモリ素子2側
に置き換えた場合の動作のチェック行っていない。この
ため、前記従来技術は、メモリ部1内のメモリ素子に障
害が発生した後に置き換えられるべき交替メモリ素子2
を含む交替メモリ素子2に関連する論理がすでに壊れて
いる場合、正しく動作できない可能性があるという問題
点を有している。
解決し、交替メモリ素子を有する記憶装置における交替
メモリ素子に関連する論理の障害を、交替メモリ素子の
使用前に検出可能とした記憶装置を提供することにあ
る。
は、複数のメモリ素子を有するメモリ部と、前記メモリ
部から読み出したデータの誤り訂正を行うと共に障害メ
モリ素子の障害位置情報及びメモリ素子の障害発生を示
す障害検出信号を出力する誤り訂正部と、前記メモリ素
子の障害時に、その障害メモリ素子と交替させて使用す
る交替メモリ素子とを備えて構成される記憶装置におい
て、前記メモリ素子に障害が発生していない通常動作中
に、前記メモリ部にデータを書き込む際に前記メモリ部
に書き込む書き込みデータから生成したデータを前記交
替メモリ素子に書き込む書き込み手段と、前記メモリ部
からデータを読み出す際に前記交替メモリ素子からデー
タを読み出す読み出し手段と、前記交替メモリ素子から
読み出したデータのエラーを検出する検出手段とを備え
ることにより達成される。
所定の書き込み選択情報により前記メモリ部に書き込む
データから前記交替メモリ素子に書き込む所定のデータ
を選択する手段を有し、前記検出手段が、データの書き
込み時に選択したメモリ素子からの読み出しデータを前
記交替メモリ素子からの読み出しデータに置き換える手
段と、前記誤り訂正部から出力された障害位置情報と前
記書き込み選択情報との一致を比較する手段とを有する
ことにより達成される。
書き込みデータの全部あるいはその一部のデータのパリ
ティを生成して交替メモリ素子に書き込む手段を有し、
前記検出手段が、パリティ生成に用いたデータを書き込
んだメモリ素子の読み出しデータと交替メモリ素子の読
み出しデータとからパリティチェックを行う手段を有
し、前記誤り訂正部からの障害検出信号と前記パリティ
チェック手段の出力から前記交替メモリ素子の障害発生
を判別することにより達成される。
書き込みアドレスから得られる書き込み選択情報により
前記メモリ部に書き込むデータから前記交替メモリ素子
に書き込む所定のデータを選択する手段を有し、前記検
出手段が、読み出しアドレスから得られる読み出し選択
情報により定まるメモリ素子からの読み出しデータを交
替メモリ素子の読み出しデータと置き換える手段と、前
記誤り訂正部から出力された障害位置情報と前記読み出
し選択情報との一致を比較する手段とを有することによ
り達成される。
用して情報処理装置を構成することにより、メモリ部を
構成するメモリ素子あるいは交替メモリ素子が障害とな
ったとき、情報処理装置の起動後に、記憶装置から出力
される障害メモリ素子情報として、交替メモリ素子を含
む交替メモリ素子に関連する論理の障害情報を最初に出
力させることが可能となる。
施形態を図面により詳細に説明する。
メモリ素子を有する記憶装置の構成例を示すブロック
図、図2は図1に示す記憶装置の動作例を説明するタイ
ムチャートである。図1において、51は障害発生状態
ビットラッチ、30、31はセレクタ、43はAND回
路、70は切替器であり、他の符号は図7の場合と同一
である。
記憶装置は、図7により説明した従来技術の記憶装置に
おける交替制御部5内に、障害が発生したか否かを表わ
す情報を格納する障害発生状態ビットラッチ51、一定
時間毎に“0”、“1”を出力する切替器70、障害発
生の前後で、セレクト信号Write#571、Read# 671
にセットする値を切り替えるセレクタ30、31を追加
して構成されており、その他の構成は従来技術の場合と
同一である。
障害発生状態ビットラッチ51は“0”に設定されてい
る。これにより、セレクタ30は、セレクタ3に対する
セレクト信号Write#571を“1”とするので、メモリ
素子171に対する書き込みデータが交替メモリ素子2
に書き込まれるようになる。また、同時に、セレクタ3
1は、一定時間毎に“0”、“1”の信号を切り替えて
出力している切替器70の出力を選択してセレクト信号
Read# 671として出力するので、図2に示すように、
セレクト信号Read# 671は、一定時間毎に“0”、
“1”に切り替えられる。この結果、セレクタ471の
出力は、セレクト信号Read# 671の値に応じてメモリ
素子171のデータ、交替メモリ素子2のデータを交互
に出力することになる。
0は、ECC6から出力される障害位置情報Bit#とセレ
クト信号Read# の値とを比較する。比較器80の出力で
ある交替メモリ素子障害情報90が“1”すなわちBit#
とRead# の値とが等しい場合、交替メモリ素子2が壊れ
ており、交替メモリ素子障害情報90が“0”すなわち
Bit#とRead# の値とが等しくない場合、メモリ部1内の
メモリ素子が壊れていると判断することができる。本発
明の第1の実施形態によれば、これにより、メモリ部1
内のメモリ素子に障害が発生する前に、交替メモリ素子
2の障害を検出することができる。
て、いま、メモリ部1内のメモリ素子101に障害が発
生したものとする。この障害は、メモリ部1の読み出し
時に、ECC6により検出され、ECC6は、メモリ部
1からの読み出しデータに対して誤り訂正を行って正し
い読み出しデータを出力すると共に、障害発生状態ビッ
トラッチ51、回復処理状態ビットラッチ50、障害メ
モリ位置情報ラッチ201を“1”にセットする。障害
発生状態ビットラッチ51が“1”にセットされると、
セレクタ30、31は、障害メモリ位置情報ラッチ27
1を選択する。但し、セレクト信号Read# は、回復処理
状態ビットラッチ50が“1”であるため、AND回路
40により全て“0”にされる。そして、回復処理は、
従来技術の場合と同様に、障害メモリ素子101を含む
メモリ部1のデータのみを読み出して、ECC6を通し
てデータの誤りを訂正し、障害メモリ素子101のデー
タを交替メモリ素子2に書き込むことにより行われる。
全て移動した後、回復処理完了信号10を用いて回復処
理状態ビットラッチ50がリセットされる。これによ
り、図2に示すように、セレクト信号Read# 601の値
が障害メモリ位置情報と等しい“1”となり、セレクタ
401によって障害メモリ素子101に対応するデータ
が交替メモリ素子2から読み出される。
場合、障害発生状態ビットラッチ51がセットされる。
しかし、AND回路43により障害メモリ位置情報ラッ
チ200〜271には、交替メモリ素子2が壊れたこと
を示すため、その全てに“0”がセットされているた
め、交替メモリ素子2へのデータの書き込みは行われな
い。そして、メモリ部1内のメモリ素子のデータを交替
メモリ素子2のデータに置き換えることも行わない。ま
た、交替メモリ素子2で障害が発生した場合、回復処理
を行っても構わないが、回復処理を行っても意味がな
い。このため、AND回路44は、回復処理状態ビット
ラッチ50をセットしないように制御され回復処理は行
われない。
に障害が発生したことを示す障害検出信号55、障害メ
モリ素子を示す障害位置情報Bit#300〜Bit#371、
交替メモリ素子2の障害を示す交替メモリ素子障害情報
90といったメモリ素子の障害情報がコンソール等に出
力される。
リ素子の交替前、メモリ素子171に対するデータを交
替メモリ素子2にリード/ライトするとして説明した
が、交替メモリ素子2にリード/ライトするデータは、
メモリ素子171に対するデータに限らずメモリ部1内
のどのメモリ素子に対するデータであってもよい。ま
た、障害は、メモリ素子101、交替メモリ素子2以外
で起きてもかまわない。
メモリ素子を有する記憶装置の構成例を示すブロック
図、図4は図3に示す記憶装置の動作例を説明するタイ
ムチャートである。図3において、20はパリティジェ
ネレータ、21はパリティチェッカ、42はAND回路
であり、他の符号は図1の場合と同一である。
記憶装置は、図7により説明した従来技術の記憶装置に
おける交替制御部5内に、障害が発生したか否かを表わ
す障害発生状態ビットラッチ51を設け、メモリ部1内
のメモリ素子の障害前に、メモリ部1に書き込むデータ
のパリティデータを生成して、このデータを交替メモリ
素子2に書き込むようにする論理であるパリティジェネ
レータ20、及び、メモリ部1内メモリ素子の障害前
に、メモリ部1と交替メモリ素子2とから読み出したデ
ータのパリティチェックを行う論理であるパリティチェ
ッカ21を加えて構成されており、その他の構成は従来
技術の場合と同一である。
障害発生状態ビットラッチ51は“0”に設定されてい
る。これにより、AND回路41は、メモリ部1への書
き込みデータのパリティデータを選択することを示すセ
レクタ3に対するセレクト信号Write#572を“1”に
セットし、セレクタ3にパリティデータを選択させ、パ
リティデータを交替メモリ素子2に書き込む。また、デ
ータを読み出す際、パリティチェッカ21は、パリティ
ジェネレート時に用いたメモリ部1のデータと交替メモ
リ素子2のデータとを用いてパリティチェックを行う。
そして、ECC6でエラーが検出されず、パリティチェ
ッカ21でパリティエラーが検出された場合、交替メモ
リ素子2が壊れており、ECC6でエラーが検出された
場合、ECC6が出力した障害位置情報Bit#で指摘され
たメモリ部1内のメモリ素子が壊れていると判断するこ
とができる。
においても、メモリ部1内のメモリ素子に障害が発生す
る前に、交替メモリ素子2に障害があることを検出する
ことができる。
タの全部を用いてパリティを生成し、チェックするとし
て説明したが、本発明は、メモリ部1に対するデータの
一部を用いてパリティを生成し、チェックするようにし
てもよく、また、パリティとして奇遇どちらを用いても
よい。
て、いま、メモリ部1内のメモリ素子の1つに障害が発
生したものとする。ECC6は、この障害を検出して障
害検出信号55を発し、障害発生状態ビットラッチ51
をセットする。これにより、AND回路41は、セレク
タ3に対するセレクト信号Write#572を“0”とする
ので、セレクタ3は、交替メモリ素子2にメモリ部1に
対するデータのパリティデータの書き込みを行わない。
また、メモリ部1に対するデータと交替メモリ素子2の
データとのパリティチェックの結果は、AND回路42
によって無視される。その後の回復処理以降の動作は、
前述した第1の実施形態の場合と同様に行われる。
に障害が発生したことを示す障害検出信号55、障害メ
モリ素子を示す障害位置情報Bit#300〜Bit#371、
交替メモリ素子2の障害を示す交替メモリ素子障害情報
90、91といったメモリ素子の障害情報がコンソール
等に出力される。
メモリ素子を有する記憶装置の構成例を示すブロック
図、図6は図5に示す記憶装置の動作例を説明するタイ
ムチャートである。図5において、32はセレクタ、6
0はデコーダであり、他の符号は図1の場合と同一であ
る。
記憶装置は、図7により説明した従来技術の記憶装置に
おける交替制御部5内に、障害が発生したか否かを表わ
す障害発生状態ビットラッチ51、障害発生の前後で、
セレクタ3に対するセレクト信号Write#、セレクタ40
0〜471に対するセレクト信号Read# にセットする値
を切り替えるセレクタ32、メモリ参照アドレスをデコ
ードするデコーダ60を加えて構成されており、その他
の構成は従来技術の場合と同一である。
障害発生状態ビットラッチ51は“0”に設定されてい
る。これにより、セレクタ32は、セレクト信号Write
#、Read# として、メモリ参照アドレスをデコードする
デコーダ60の出力を選択してセットする。なお、デコ
ードされるメモリ参照アドレスのデータ、デコーダの構
成は任意であるが、例えば、アドレスの任意の7ビット
をデコードするものであってもよく、この場合、デコー
ド結果が72〜127の場合、“0”を出力するように
デコーダを構成してよい。
に従ってメモリ素子100〜171に対するデータを選
択して交替メモリ素子2に書き込み、セレクタ400〜
471はアドレスに従ってメモリ部1内のメモリ素子の
データを交替メモリ素子2のデータに置き換えて読み出
す。すなわち、本発明の第3の実施形態は、メモリ部1
内のメモリ素子に障害が発生する前から、セレクタ3が
全てのメモリ部1内のメモリ素子に対する書き込みデー
タを選択して交替メモリ素子2に書き込みを行い、セレ
クタ400〜471がメモリ部1内のメモリ素子の全て
について、交替メモリ素子2に切り替えて読み出し行う
ことになる。
から出力される障害メモリ素子の位置を示す障害位置情
報Bit#とセレクト信号Read# の値とを比較器80を用い
て比較することにより障害箇所を特定することができ
る。すなわち、Bit#とRead# とが等しく比較器80の出
力である交替メモリ素子障害情報90が“1”の場合、
交替メモリ素子2のデータパスが壊れており、Bit#とRe
ad# とが等しくなく交替メモリ素子障害情報90が
“0”の場合、メモリ部1のデータパスが壊れていると
判断することができる。
においても、メモリ部1内のメモリ素子に障害が発生す
る前に、交替メモリ素子2に障害があることを検出する
ことができる。
て、いま、メモリ部1内のメモリ素子101に障害が発
生したものとする。この障害は、ECC6により検出さ
れ、この結果ECC6の出力により、障害発生状態ビッ
トラッチ51、回復処理状態ビットラッチ50、障害メ
モリ位置情報ラッチ201がセットされる。障害発生状
態ビットラッチ51がセットされると、セレクタ32
は、障害メモリ位置情報を選択することになる。しか
し、回復処理状態ビットが“1”であるため、AND回
路40により、セレクト信号Read# は全て“0”にされ
る。その後の回復処理以降の動作は、前述した第1の実
施形態の場合と同様に行われる。
場合、前述と同様に障害発生状態ビットラッチ51がセ
ットされる。しかし、AND回路43により障害メモリ
位置情報ラッチ200〜271には交替メモリ素子2が
壊れたことを示すために、全て“0”がセットされるた
め、交替メモリ素子2にデータが書き込まれることはな
い。そして、メモリ部1内のメモリ素子に対するデータ
と交替メモリ素子2のデータとの置き換えは行われな
い。また、交替メモリ素子2に障害が発生した場合、回
復処理を行っても構わないが、回復処理を行っても意味
がない。このため、AND回路44は、回復処理状態ビ
ットラッチ50をセットしないように制御され、回復処
理は行われない。
の実施形態の場合と同様に、メモリ素子101、交替メ
モリ素子2に障害が発生した場合について説明したが、
本発明は、それ以外のメモリ素子で障害が起きた場合に
も同様に動作することができる。そして、障害が発生し
た場合、第1の実施形態の場合と同様にメモリ素子の障
害情報がコンソールなどに出力される。
モリ部1内のメモリ素子に障害が発生する前に交替メモ
リ素子2の障害の検出を行うことができ、交替メモリ素
子2に書き込むデータを選択するセレクタ3を用いて、
メモリ部1内の任意のメモリ素子に対するデータを交替
メモリ素子2に書き込み、また、セレクタ400〜47
1を用いてメモリ部1内のメモリ素子と交替メモリ素子
2を置き換えて、交替メモリ素子2が使用可能であるこ
とをチェックすることができる。
2の障害のみを検出することができ、第1の実施形態
は、交替メモリ素子2と、セレクタ3でメモリ素子17
1をセレクトした場合、セレクタ471で交替メモリ素
子2をセレクトした場合の障害しか検出することができ
ない。
が、これらはいずれもメモリに障害が発生する前から交
替メモリ素子2にデータを書き込み、読み出す手段を設
け、交替メモリ素子2に関連する論理が正しく動作する
ことをチェックすることにより、メモリ部1の障害発生
前に交替メモリ素子2に関連する論理の障害を検出する
ことができる。また、交替メモリ素子2へは、“0”、
“1”の両方の値を書き込むことができるので、交替メ
モリ素子2に関連する論理のSolidな障害も検出するこ
とができる。
ば、交替メモリ素子2の障害だけでなく、交替メモリ素
子2に書き込むデータを選択するセレクタ3、メモリ部
1内のメモリ素子と交替メモリ素子2とのデータを置き
換えて読み出すセレクタ400〜471等の交替メモリ
素子2に関連する論理の障害をメモリ部1の障害発生前
に検出することができる。
る記憶装置を用いて情報処理装置を構成することによ
り、メモリ部を構成するメモリ素子あるいは交替メモリ
素子が障害となったとき、情報処理装置の起動後に、記
憶装置から出力される障害メモリ素子情報として、交替
メモリ素子を含む交替メモリ素子に関連する論理の障害
情報を最初に出力させることが可能となる。
常使用するメモリ内のメモリ素子に障害が発生する前に
交替メモリ素子の障害の検出を行うことができる。
を有する記憶装置の構成例を示すブロック図である。
チャートである。
を有する記憶装置の構成例を示すブロック図である。
チャートである。
を有する記憶装置の構成例を示すブロック図である。
チャートである。
置の構成例を示すブロック図である。
チャートである。
Claims (4)
- 【請求項1】複数のメモリ素子を有するメモリ部と、前
記メモリ部から読み出したデータの誤り訂正を行うと共
に障害メモリ素子の障害位置情報及びメモリ素子の障害
発生を示す障害検出信号を出力する誤り訂正部と、前記
メモリ素子の障害時に、その障害メモリ素子と交替させ
て使用する交替メモリ素子とを備えて構成される記憶装
置において、前記メモリ素子に障害が発生していない通
常動作中に、前記メモリ部にデータを書き込む際に前記
メモリ部に書き込む書き込みデータから生成したデータ
を前記交替メモリ素子に書き込む書き込み手段と、前記
メモリ部からデータを読み出す際に前記交替メモリ素子
からデータを読み出す読み出し手段と、前記交替メモリ
素子から読み出したデータのエラーを検出する検出手段
とを備えることを特徴とする記憶装置。 - 【請求項2】前記書き込み手段は、所定の書き込み選択
情報により前記メモリ部に書き込むデータから前記交替
メモリ素子に書き込む所定のデータを選択する手段を有
し、前記検出手段は、データの書き込み時に選択したメ
モリ素子からの読み出しデータを前記交替メモリ素子か
らの読み出しデータに置き換える手段と、前記誤り訂正
部から出力された障害位置情報と前記書き込み選択情報
との一致を比較する手段とを有することを特徴とする請
求項1記載の記憶装置。 - 【請求項3】前記書き込み手段は、書き込みデータの全
部あるいはその一部のデータのパリティを生成して交替
メモリ素子に書き込む手段を有し、前記検出手段は、パ
リティ生成に用いたデータを書き込んだメモリ素子の読
み出しデータと交替メモリ素子の読み出しデータとから
パリティチェックを行う手段を有し、前記誤り訂正部か
らの障害検出信号と前記パリティチェック手段の出力か
ら前記交替メモリ素子の障害発生を判別することを特徴
とする請求項1記載の記憶装置。 - 【請求項4】前記書き込み手段は、書き込みアドレスか
ら得られる書き込み選択情報により前記メモリ部に書き
込むデータから前記交替メモリ素子に書き込む所定のデ
ータを選択する手段を有し、前記検出手段は、読み出し
アドレスから得られる読み出し選択情報により定まるメ
モリ素子からの読み出しデータを交替メモリ素子の読み
出しデータと置き換える手段と、前記誤り訂正部から出
力された障害位置情報と前記読み出し選択情報との一致
を比較する手段とを有することを特徴とする請求項1記
載の記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP09742597A JP3527825B2 (ja) | 1997-04-15 | 1997-04-15 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP09742597A JP3527825B2 (ja) | 1997-04-15 | 1997-04-15 | 記憶装置 |
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Application Number | Title | Priority Date | Filing Date |
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JP2004005576A Division JP3913221B2 (ja) | 2004-01-13 | 2004-01-13 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
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JPH10289161A JPH10289161A (ja) | 1998-10-27 |
JP3527825B2 true JP3527825B2 (ja) | 2004-05-17 |
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ID=14192079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09742597A Expired - Fee Related JP3527825B2 (ja) | 1997-04-15 | 1997-04-15 | 記憶装置 |
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JP (1) | JP3527825B2 (ja) |
-
1997
- 1997-04-15 JP JP09742597A patent/JP3527825B2/ja not_active Expired - Fee Related
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JPH10289161A (ja) | 1998-10-27 |
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