JPH0498877A - Ｃｍｏｓマスタスライス - Google Patents
ＣｍｏｓマスタスライスInfo
- Publication number
- JPH0498877A JPH0498877A JP21648890A JP21648890A JPH0498877A JP H0498877 A JPH0498877 A JP H0498877A JP 21648890 A JP21648890 A JP 21648890A JP 21648890 A JP21648890 A JP 21648890A JP H0498877 A JPH0498877 A JP H0498877A
- Authority
- JP
- Japan
- Prior art keywords
- basic
- cmos
- gate
- pair
- additional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレー型ＬＳＩに用いられるマスタス
ライスに関するものであり、特に、ｐチャネルＭＯ５ト
ランジスタとｎチャネルＭＯ５トランジスタとを組み合
わせて基本セルを構成し、この基本セルを規則的に配列
したＣＭＯＳマスタスライスに関するものである。
ライスに関するものであり、特に、ｐチャネルＭＯ５ト
ランジスタとｎチャネルＭＯ５トランジスタとを組み合
わせて基本セルを構成し、この基本セルを規則的に配列
したＣＭＯＳマスタスライスに関するものである。
ゲートアレーが開発された当初においては、基本セル中
のＭＯＳトランジスタのゲート幅かすべて等しいのが一
般的であった。しかし、用途に応じてゲート幅を選択で
きる方が回路の性能上有利になることか多いので、最近
では、１つの基本セル中にゲート幅の異なるＭＯＳトラ
ンジスタを組み込むようになってきた。
のＭＯＳトランジスタのゲート幅かすべて等しいのが一
般的であった。しかし、用途に応じてゲート幅を選択で
きる方が回路の性能上有利になることか多いので、最近
では、１つの基本セル中にゲート幅の異なるＭＯＳトラ
ンジスタを組み込むようになってきた。
第３図はゲート幅の異なるＭＯＳトランジスタが組み込
まれた従来の基本セルの一例を示す平面図である。基本
セル１はｐチャネル領域２とｎチャネル領域３からなる
。ｐチャネル領域２にはゲ−）４．５で示される２個の
ｐチャネル基本ＭＯ５トランジスタとゲート６．７で示
される２個のｐチャネル付加ＭＯ５トランジスタが形成
されている。ｎチャネル領域３にはゲート８．９で示さ
れる２個のｎチャネル基本ＭＯＳトランジスタとゲート
１０．１１で示される２個のｎチャネル付加ＭＯ５トラ
ンジスタが形成されている。すなわち、ゲート幅方向に
一列に並んだｐチャネルＭＯＳトランジスタとｎチャネ
ルＭＯＳトランジスタとを組み合わせたＣＭＯ３Ｉ−ラ
ンジスタ対が４組形成されている。なお、符号１２はｎ
型半導体基板上に形成されたｐウェル領域を示し、符号
１３〜１７はゲート幅方向の配線トラックを示している
。
まれた従来の基本セルの一例を示す平面図である。基本
セル１はｐチャネル領域２とｎチャネル領域３からなる
。ｐチャネル領域２にはゲ−）４．５で示される２個の
ｐチャネル基本ＭＯ５トランジスタとゲート６．７で示
される２個のｐチャネル付加ＭＯ５トランジスタが形成
されている。ｎチャネル領域３にはゲート８．９で示さ
れる２個のｎチャネル基本ＭＯＳトランジスタとゲート
１０．１１で示される２個のｎチャネル付加ＭＯ５トラ
ンジスタが形成されている。すなわち、ゲート幅方向に
一列に並んだｐチャネルＭＯＳトランジスタとｎチャネ
ルＭＯＳトランジスタとを組み合わせたＣＭＯ３Ｉ−ラ
ンジスタ対が４組形成されている。なお、符号１２はｎ
型半導体基板上に形成されたｐウェル領域を示し、符号
１３〜１７はゲート幅方向の配線トラックを示している
。
この基本セルは、ゲート幅の広い基本ＭＯＳトランジス
タ４．５．８．９をラッチトランジスタとして用い、ゲ
ート幅の狭いｎチャネル付加ＭＯＳトランジスタ１０．
１１をパストランジスタとして用いることにより、アク
セス時間の短い高性能のＳＲＡＭメモリ回路の一単位を
構成することができる。
タ４．５．８．９をラッチトランジスタとして用い、ゲ
ート幅の狭いｎチャネル付加ＭＯＳトランジスタ１０．
１１をパストランジスタとして用いることにより、アク
セス時間の短い高性能のＳＲＡＭメモリ回路の一単位を
構成することができる。
しかし、１つの基本セル中にゲート幅の異なるトランジ
スタを組み込むと、第３図からも判るように、ゲート幅
の狭いトランジスタ６．７．１０．１１のそれぞれのパ
ッド部の両脇に無駄なスペースが生じてしまい、集積効
率が不十分となる。
スタを組み込むと、第３図からも判るように、ゲート幅
の狭いトランジスタ６．７．１０．１１のそれぞれのパ
ッド部の両脇に無駄なスペースが生じてしまい、集積効
率が不十分となる。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために本発明のＣＭＯＳマスタスラ
イスは、ＣＭＯＳトランジスタ対の集合で構成された各
基本セルにおいて、ｐ、ｎ両ＭＯＳトランジスタのゲー
ト幅が各々ｗ、、、 ＷＩｎの基本ＣＭＯＳトランジス
タ対と、基本ＣＭＯ５トランジスタ対の両側に配置され
ｐ、９両ＭＯ５トランジスタのゲート幅が各々Ｗｌｐ’
Ｗｉｎよりも小さい付加ＣＭＯ５トランジスタ対とが
設けられており、これらのＣＭＯＳトランジスタ対は、
ｐ、ｎ両ＭＯＳトランジスタのゲート同士が接触または
非接触状態で近接すると共に各対のゲート幅方向の中心
位置が基本セル毎に揃えて配置されている。
イスは、ＣＭＯＳトランジスタ対の集合で構成された各
基本セルにおいて、ｐ、ｎ両ＭＯＳトランジスタのゲー
ト幅が各々ｗ、、、 ＷＩｎの基本ＣＭＯＳトランジス
タ対と、基本ＣＭＯ５トランジスタ対の両側に配置され
ｐ、９両ＭＯ５トランジスタのゲート幅が各々Ｗｌｐ’
Ｗｉｎよりも小さい付加ＣＭＯ５トランジスタ対とが
設けられており、これらのＣＭＯＳトランジスタ対は、
ｐ、ｎ両ＭＯＳトランジスタのゲート同士が接触または
非接触状態で近接すると共に各対のゲート幅方向の中心
位置が基本セル毎に揃えて配置されている。
そして、基本ＣＭＯＳトランジスタ対の左側に配置され
た付加ＣＭＯＳトランジスタ対と、基本ＣＭＯ５トラン
ジスタ対の右側に配置された付加ＣＭＯＳトランジスタ
対とは、ゲート長方向の配置順位が同じもの同士のゲー
ト幅の和がＷ１以下となっている。
た付加ＣＭＯＳトランジスタ対と、基本ＣＭＯ５トラン
ジスタ対の右側に配置された付加ＣＭＯＳトランジスタ
対とは、ゲート長方向の配置順位が同じもの同士のゲー
ト幅の和がＷ１以下となっている。
ここで、Ｗ１ｐとＷ１ｎは等しくなくてもよい。
互いに隣接する基本セルの付加ＣＭＯＳトランジスタ対
同士が同一のトラック上に並ぶように各基本セルを配列
すると、隙間なく配列することができ、無駄なスペース
が生じない。しかも、すべてのＣＭＯ５トランジスタ対
において、ｐチャネルＭＯ５トランジスタとｎチャネル
ＭＯＳトランジスタのゲート同士が近接しているので、
ＣＭＯＳトランジスタ対を最小単位の回路とするランダ
ムロジック回路の構成が容易である。
同士が同一のトラック上に並ぶように各基本セルを配列
すると、隙間なく配列することができ、無駄なスペース
が生じない。しかも、すべてのＣＭＯ５トランジスタ対
において、ｐチャネルＭＯ５トランジスタとｎチャネル
ＭＯＳトランジスタのゲート同士が近接しているので、
ＣＭＯＳトランジスタ対を最小単位の回路とするランダ
ムロジック回路の構成が容易である。
第１図は本発明の一実施例であるＣＭＯＳマスタスライ
スの基本セルを示す平面図である。
スの基本セルを示す平面図である。
この実施例はｎ型半導体基板上に基本セルを配列した例
であるので、部分的にｐ型ウェル領域が形成されている
。すなわち、ｎチャネルＭＯＳトランジスタはｐ型つェ
ル領域上に形成され、ｐチャネルＭＯ３トランジスタは
それ以外の基板上に形成されている。符号２２で示され
る領域は、かかるｐ型ウェル領域の一つである。
であるので、部分的にｐ型ウェル領域が形成されている
。すなわち、ｎチャネルＭＯＳトランジスタはｐ型つェ
ル領域上に形成され、ｐチャネルＭＯ３トランジスタは
それ以外の基板上に形成されている。符号２２で示され
る領域は、かかるｐ型ウェル領域の一つである。
基本セル２１に着目すると、図面の下半分の領域にはゲ
ート電極２７〜３０で特定される４つのｎチャネルＭＯ
Ｓトランジスタが形成されており、上半分の領域にはゲ
ート電極２３〜２６で特定される４つのｐチャネルＭＯ
Ｓトランジスタか形成されている。
ート電極２７〜３０で特定される４つのｎチャネルＭＯ
Ｓトランジスタが形成されており、上半分の領域にはゲ
ート電極２３〜２６で特定される４つのｐチャネルＭＯ
Ｓトランジスタか形成されている。
ゲート２３で特定されるｎチャネルＭＯＳトランジスタ
とゲート２７て特定されるｎチャネルＭＯＳトランジス
タは一組のＣＭＯＳトランジスタ対を構成している。同
様にゲート２４と２８、ゲート２５と２９並びにゲート
２６と３０でそれぞれ特定されるｎチャネルＭＯＳトラ
ンジスタとｎチャネルＭＯＳトランジスタによってその
他に３組のＣＭＯ５Ｉ−ランジスタ対が構成され、合計
４組のＣＭＯＳトランジスタ対が構成されている。
とゲート２７て特定されるｎチャネルＭＯＳトランジス
タは一組のＣＭＯＳトランジスタ対を構成している。同
様にゲート２４と２８、ゲート２５と２９並びにゲート
２６と３０でそれぞれ特定されるｎチャネルＭＯＳトラ
ンジスタとｎチャネルＭＯＳトランジスタによってその
他に３組のＣＭＯ５Ｉ−ランジスタ対が構成され、合計
４組のＣＭＯＳトランジスタ対が構成されている。
ゲート２３．２７で示されるＣＭＯ３トランジスタ対と
、ゲート２４．２８で示されるＣＭＯＳトランジスタ対
は、ゲート長方向（Ｘ方向）に関して基本セル２１の中
央部に位置することから、ここでは基本ＣＭＯＳトラン
ジスタ対と呼ぶことにし、その両側にあるゲート幅の短
い２組のＣＭＯ５トランジスタ対を付加ＣＭＯＳｌ−ラ
ンジスタ対と呼ぶことにする。
、ゲート２４．２８で示されるＣＭＯＳトランジスタ対
は、ゲート長方向（Ｘ方向）に関して基本セル２１の中
央部に位置することから、ここでは基本ＣＭＯＳトラン
ジスタ対と呼ぶことにし、その両側にあるゲート幅の短
い２組のＣＭＯ５トランジスタ対を付加ＣＭＯＳｌ−ラ
ンジスタ対と呼ぶことにする。
基本ＣＭＯＳトランジスタ対においては、ｐチャネルＭ
Ｏ８Ｉ−ランジスタのゲートとｎチャネルＭＯＳトラン
ジスタのゲートがパッド部３１および３２によってそれ
ぞれ接続されている。ランダムロジックを構成する場合
には、いずれにしろ両ゲートを電気的に接続する必要が
あるからである。
Ｏ８Ｉ−ランジスタのゲートとｎチャネルＭＯＳトラン
ジスタのゲートがパッド部３１および３２によってそれ
ぞれ接続されている。ランダムロジックを構成する場合
には、いずれにしろ両ゲートを電気的に接続する必要が
あるからである。
一方、それらの両側にある付加ＣＭＯ５トランジスタ対
においては、ｎチャネルＭＯＳトランジスタのゲートと
ｎチャネルＭＯＳトランジスタのゲートが分離している
。このように、付加ＣＭＯＳトランジスタ対のゲートが
分離しているのは、ＳＲＡＭメモリ回路を構成する際に
、そのｎチャネルＭＯＳトランジスタだけがｎチャネル
ＭＯＳトランジスタから分離して、パストランジスタと
して利用されるためである。ただし、分離しているとい
っても電気的に分離しているだけであって、空間的には
近接配置されているため、ランダムロジック回路として
用いるとき等のように両者を接続したい場合１こは配線
を用いて簡単に接続することかできる。なお、これらの
ＣＭＯＳトランジスタ対をゲート長方向（Ｘ方向）にみ
ると、各対におけるｎチャネルＭＯＳトランジスタのゲ
ートとｎチャネルＭＯＳトランジスタのゲートの隣接部
は、ゲート長方向（Ｘ方向）に延びる直線上にすべて並
んでいる。すなわち、各対のゲート幅方向の中心位置が
基本セル毎に揃えて配置されており、ｐチャネルＭＯＳ
トランジスタが形成されている領域とｎチャネルＭＯＳ
トランジスタが形成されている領域が線対称になってい
る。
においては、ｎチャネルＭＯＳトランジスタのゲートと
ｎチャネルＭＯＳトランジスタのゲートが分離している
。このように、付加ＣＭＯＳトランジスタ対のゲートが
分離しているのは、ＳＲＡＭメモリ回路を構成する際に
、そのｎチャネルＭＯＳトランジスタだけがｎチャネル
ＭＯＳトランジスタから分離して、パストランジスタと
して利用されるためである。ただし、分離しているとい
っても電気的に分離しているだけであって、空間的には
近接配置されているため、ランダムロジック回路として
用いるとき等のように両者を接続したい場合１こは配線
を用いて簡単に接続することかできる。なお、これらの
ＣＭＯＳトランジスタ対をゲート長方向（Ｘ方向）にみ
ると、各対におけるｎチャネルＭＯＳトランジスタのゲ
ートとｎチャネルＭＯＳトランジスタのゲートの隣接部
は、ゲート長方向（Ｘ方向）に延びる直線上にすべて並
んでいる。すなわち、各対のゲート幅方向の中心位置が
基本セル毎に揃えて配置されており、ｐチャネルＭＯＳ
トランジスタが形成されている領域とｎチャネルＭＯＳ
トランジスタが形成されている領域が線対称になってい
る。
一方、基本ＣＭＯＳトランジスタ対のゲートへの入力端
子を含めたゲート幅をＷｌとすると、付加ＣＭＯＳトラ
ンジスタ対のゲートへの入力端子を含めたゲート幅Ｗ２
はＷ１／２以下に設定されている。したがって、例えば
基本セル２１の右側の付加ＣＭＯ５トランジスタ対と、
その右側に隣接する別の基本セル４０．４１内の図示省
略した左側の付加ＣＭＯ５Ｉ−ランジスタ対とを同一の
配線トラック４６上に配置して、多数の基本セルを隙間
なく基板全体に配置することができる。
子を含めたゲート幅をＷｌとすると、付加ＣＭＯＳトラ
ンジスタ対のゲートへの入力端子を含めたゲート幅Ｗ２
はＷ１／２以下に設定されている。したがって、例えば
基本セル２１の右側の付加ＣＭＯ５トランジスタ対と、
その右側に隣接する別の基本セル４０．４１内の図示省
略した左側の付加ＣＭＯ５Ｉ−ランジスタ対とを同一の
配線トラック４６上に配置して、多数の基本セルを隙間
なく基板全体に配置することができる。
この実施例では、付加ＣＭＯＳトランジスタ対か基本Ｃ
ＭＯＳトランジスタ対の左右に１組づつ配置された例を
示したが、付加ＣＭＯＳトランジスタ対の数はこれに限
定されない。第２図は、基本セルが基本ＣＭＯＳトラン
ジスタ対５１．５２の左右に３組づつ合計６組の付加Ｃ
ＭＯＳトランジスタ対５３〜５８を有する場合を示して
いる。
ＭＯＳトランジスタ対の左右に１組づつ配置された例を
示したが、付加ＣＭＯＳトランジスタ対の数はこれに限
定されない。第２図は、基本セルが基本ＣＭＯＳトラン
ジスタ対５１．５２の左右に３組づつ合計６組の付加Ｃ
ＭＯＳトランジスタ対５３〜５８を有する場合を示して
いる。
第１図および第２図から判るように、基本ＣＭＯＳトラ
ンジスタ対の左側に配置された付加ＣＭＯＳトランジス
タ対と、右側に配置された付加ＣＭＯＳトランジスタ対
とは、ゲート長方向の配置順位が同じもの同士のゲート
入力端子を含めたゲート幅の和が基本ＣＭＯＳトランジ
スタ対のゲート入力端子を含めたゲート幅Ｗと等しくな
っている。第２図で示すと、付加ＣＭＯＳトランジスタ
対５３のゲート幅と付加ＣＭＯＳトランジスタ対５８の
ゲート幅の和、付加ＣＭＯＳトランジスタ対５５のゲー
ト幅と付加ＣＭＯＳトランジスタ対５６のゲート幅の和
、付加ＣＭＯＳトランジスタ対５７のゲート幅と付加Ｃ
ＭＯＳトランジスタ対５４のゲート幅の和かそれぞれ基
本ＣＭＯＳトランジスタ対５１．５２のゲート幅と等し
くなっている。
ンジスタ対の左側に配置された付加ＣＭＯＳトランジス
タ対と、右側に配置された付加ＣＭＯＳトランジスタ対
とは、ゲート長方向の配置順位が同じもの同士のゲート
入力端子を含めたゲート幅の和が基本ＣＭＯＳトランジ
スタ対のゲート入力端子を含めたゲート幅Ｗと等しくな
っている。第２図で示すと、付加ＣＭＯＳトランジスタ
対５３のゲート幅と付加ＣＭＯＳトランジスタ対５８の
ゲート幅の和、付加ＣＭＯＳトランジスタ対５５のゲー
ト幅と付加ＣＭＯＳトランジスタ対５６のゲート幅の和
、付加ＣＭＯＳトランジスタ対５７のゲート幅と付加Ｃ
ＭＯＳトランジスタ対５４のゲート幅の和かそれぞれ基
本ＣＭＯＳトランジスタ対５１．５２のゲート幅と等し
くなっている。
なお、第１図、第２図のいずれの実施例においても基本
ＣＭＯＳトランジスタ対は２組であるがこの数も任意に
設定することができる。
ＣＭＯＳトランジスタ対は２組であるがこの数も任意に
設定することができる。
以上説明したように、本発明のＣＭＯＳマスタスライス
によれば、基本セルがゲート幅の異なるＣＭＯＳトラン
ジスタ対で構成されているにもかかわらず、無駄なスペ
ースを生じさせずに基本セルを敷き詰めることができ、
しかも、すべてのＣＭＯＳトランジスタ対において、ｐ
チャネルＭＯＳトランジスタとｎチャネルＭＯＳトラン
ジスタのゲート同士が近接しているので、ＣＭＯＳトラ
ンジスタ対を最小単位の回路とするランダムロジック回
路の構成が容易である。
によれば、基本セルがゲート幅の異なるＣＭＯＳトラン
ジスタ対で構成されているにもかかわらず、無駄なスペ
ースを生じさせずに基本セルを敷き詰めることができ、
しかも、すべてのＣＭＯＳトランジスタ対において、ｐ
チャネルＭＯＳトランジスタとｎチャネルＭＯＳトラン
ジスタのゲート同士が近接しているので、ＣＭＯＳトラ
ンジスタ対を最小単位の回路とするランダムロジック回
路の構成が容易である。
第１図は本発明の一実施例であるＣＭＯＳマスタスライ
スの基本セルを示す平面図、第２図は他の実施例である
ＣＭＯＳマスタスライスの基本セルを示す平面図、第３
図は従来のＣＭＯＳマスタスライスの基本セルを示す平
面図である。 ２１．４０，４１・・・基本セル、２２・・・ｐ型ウェ
ル領域、２３〜２６・・・ｐチャネルＭＯＳトランジス
タのゲート、２７〜３０・・・ｎチャネルＭＯＳトラン
ジスタのゲート、５１．５２・・・基本ＣＭＯＳトラン
ジスタ対、５３〜５８・・・付加ＣＭＯＳトランジスタ
対。 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也第１図 他の実施例 第２図
スの基本セルを示す平面図、第２図は他の実施例である
ＣＭＯＳマスタスライスの基本セルを示す平面図、第３
図は従来のＣＭＯＳマスタスライスの基本セルを示す平
面図である。 ２１．４０，４１・・・基本セル、２２・・・ｐ型ウェ
ル領域、２３〜２６・・・ｐチャネルＭＯＳトランジス
タのゲート、２７〜３０・・・ｎチャネルＭＯＳトラン
ジスタのゲート、５１．５２・・・基本ＣＭＯＳトラン
ジスタ対、５３〜５８・・・付加ＣＭＯＳトランジスタ
対。 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也第１図 他の実施例 第２図
Claims (1)
- 【特許請求の範囲】 ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトラ
ンジスタとがゲート幅方向に一列に配列されたＣＭＯＳ
トランジスタ対の集合によって基本セルが構成され、こ
の基本セルが規則的に多数個配列されて成るＣＭＯＳマ
スタスライスにおいて、 前記基本セルは、 ｐ、ｎ両ＭＯＳトランジスタのゲート幅がそれぞれＷ＿
１＿ｐとＷ＿１＿ｎの基本ＣＭＯＳトランジスタ対と、
この基本ＣＭＯＳトランジスタ対の両側に配置されｐ、
ｎ両ＭＯＳトランジスタのゲート幅がそれぞれＷ＿１＿
ｐ、Ｗ＿１＿ｎよりも小さい付加ＣＭＯＳトランジスタ
対とを備え、 すべてのＣＭＯＳトランジスタ対は、ｐ、ｎ両ＭＯＳト
ランジスタのゲート同士が接触または非接触状態で近接
すると共に各対のゲート幅方向の中心位置が基本セル毎
に揃えて配置され、 基本ＣＭＯＳトランジスタ対の左側に配置された付加Ｃ
ＭＯＳトランジスタ対と、基本ＣＭＯＳトランジスタ対
の右側に配置された付加ＣＭＯＳトランジスタ対とは、
ゲート長方向の配置順位が同じもの同士のゲート幅の和
がＷ＿１以下であることを特徴とするＣＭＯＳマスタス
ライス。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216488A JP2510040B2 (ja) | 1990-08-17 | 1990-08-17 | Ｃｍｏｓマスタスライス |
| US07/743,089 US5187556A (en) | 1990-08-13 | 1991-08-09 | Cmos master slice |
| CA002048963A CA2048963A1 (en) | 1990-08-13 | 1991-08-12 | Cmos master slice |
| EP19910307483 EP0471559A3 (en) | 1990-08-13 | 1991-08-13 | Cmos master slice |
| KR1019910013961A KR920005332A (ko) | 1990-08-13 | 1991-08-13 | Cmos 마스터 슬라이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216488A JP2510040B2 (ja) | 1990-08-17 | 1990-08-17 | Ｃｍｏｓマスタスライス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498877A true JPH0498877A (ja) | 1992-03-31 |
| JP2510040B2 JP2510040B2 (ja) | 1996-06-26 |
Family
ID=16689219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216488A Expired - Fee Related JP2510040B2 (ja) | 1990-08-13 | 1990-08-17 | Ｃｍｏｓマスタスライス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510040B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153435A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023279A (ja) * | 1988-06-20 | 1990-01-08 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
-
1990
- 1990-08-17 JP JP2216488A patent/JP2510040B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023279A (ja) * | 1988-06-20 | 1990-01-08 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓマスタスライスｌｓｉの基本セル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153435A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2510040B2 (ja) | 1996-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4668972A (en) | Masterslice semiconductor device | |
| US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| JPH04251976A (ja) | ゲートアレイ構造 | |
| KR20140084017A (ko) | 다수의 프로그래머블 영역을 갖는 게이트 어레이 아키텍처 | |
| JP2002076144A (ja) | 半導体装置 | |
| JPH02152254A (ja) | 半導体集積回路装置 | |
| US5187556A (en) | Cmos master slice | |
| JPH0243349B2 (ja) | ||
| JPH06204438A (ja) | 半導体装置 | |
| JPH036667B2 (ja) | ||
| JPS60254631A (ja) | 半導体集積回路 | |
| JPH0498877A (ja) | Ｃｍｏｓマスタスライス | |
| JPS5864047A (ja) | マスタ−スライス半導体集積回路装置 | |
| JP2540222B2 (ja) | 集積回路 | |
| JPS62130538A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0113223B2 (ja) | ||
| JPH04164371A (ja) | 半導体集積回路 | |
| JPH0329187B2 (ja) | ||
| JP2505305B2 (ja) | Ｃｍｏｓマスタスライス | |
| US5300790A (en) | Semiconductor device | |
| JPH0689989A (ja) | 半導体集積回路装置 | |
| JPH02177456A (ja) | ゲートアレイの基本セル | |
| JPH02309673A (ja) | 半導体集積回路 | |
| JP2522678B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH03145762A (ja) | マスタースライス集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |