JP2008153435A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】集積回路は、第1導電型の第1のウエルと、ゲート長方向に延びるウエル境界において第1のウエルと接する第2導電型の第2のウエルと、第1のウエル内に設けられた第2導電型の第1の活性領域を有する第1のトランジスタと、第1のウエル内に設けられ、第1の活性領域とゲート幅方向の長さが異なる第2導電型の第2の活性領域を有する第2のトランジスタとを備える。第1の活性領域のゲート幅方向の中心位置は、ウエル境界を基準として第2の活性領域のゲート幅方向の中心位置と揃えられている。
【選択図】図1
Description
(STIp14+0.5×Wp14)≠(STIp15+0.5×Wp15) …(1)
(STIn14+0.5×Wn14)≠(STIn15+0.5×Wn15) …(2)
ウエル近接効果に伴う不純物濃度の変化によるトランジスタの閾値電圧の変化量は不純物濃度の平方根に比例し、これより、ウエル近接効果による不純物濃度増加は、ウエル境界からの距離に反比例することが知られている。ここで、上記式(1)、(2)に示すように、各トランジスタでウエル境界からゲート幅方向の活性領域の中心までの距離が異なるため、ウエル近接効果による特性変動が各々のトランジスタで異なる。ウエル近接効果を考慮に入れた回路シミュレーションを行うこともできるが、短時間でトランジスタの特性を評価することが難しく、開発期間の長期化や開発コストの増大を招きやすい。
前記基板内に設けられ、ゲート長方向に延びるウエル境界において前記第1のウエル領域と接する第2導電型の第2のウエル領域と、前記第1のウエル領域内に設けられ、第2導電型の第1のソース・ドレイン領域を有する第1の活性領域と、前記第1のウエル領域内に設けられ、第2導電型の第2のソース・ドレイン領域を有し、且つ、前記第1の活性領域とゲート幅方向の長さが異なる第2の活性領域とを備え、前記第1の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第2の活性領域のゲート幅方向の中心位置と揃えられている。
以下、本発明の第1の実施形態に係る半導体集積回路およびその設計方法について、図面を参照しながら説明する。
(STIp1+0.5×Wp1)=(STIp2+0.5×Wp2) …(3)
(STIn1+0.5×Wn1)=(STIn2+0.5×Wn2) …(4)
となっている。本実施形態では、Pチャネル型トランジスタPTr1、PTr2では、Wp1>Wp2に対してSTIp1<STIp2になっており、Nチャネル型トランジスタNTr1、NTr2では、Wn1>Wn2に対してSTIn1<STIn2になっている。このように、各トランジスタでウエル境界から活性領域の中心までの距離を合わせることで、ウエル近接効果の影響がサイズの異なるトランジスタ間でばらつくのを抑え、ウエル近接効果の影響による特性変動を最小限に抑制することができる。また、本実施形態の半導体集積回路では、回路シミュレータにウエル近接効果の影響を考慮した場合に生じるモデリング誤差、プロセスばらつきなどに起因するトランジスタの特性変動を抑制することが可能となる。その結果、LSIレベルやブロックレベルでのシミュレーションの誤差を小さくすることが可能となり、設計期間の短縮が実現されるとともに、開発コストの増大を防ぐことができる。
図4は、本発明の第2の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。本実施形態の半導体集積回路では、標準セル内の各ウエルに3つのサイズが相異なるトランジスタがそれぞれ設けられている。
{STIp5+0.5×Wp5(基準)}=(STIp6+0.5×Wp6)=(STIp7+0.5×Wp7) …(5)
{STIn5+0.5×Wn5(基準)}=(STIn6+0.5×Wn6)=(STIn7+0.5×Wn7) …(6)
ここで、各ゲート幅の関係は、Wn5>Wn7>Wn6およびWp5>Wp7>Wp6であり、また、ウエル境界から活性領域端までの距離の関係は、STIn5<STIn7<STIn6およびSTIp5<STIp7<STIp6である。
図5は、本発明の第3の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。
{STIp8+0.5×Wp8(基準)}=(STIp9+0.5×Wp9)=(STIp10+0.5×Wp10)=(STIp11+0.5×Wp11) …(7)
{STIn8+0.5×Wn8(基準)}=(STIn9+0.5×Wn9)=(STIn10+0.5×Wn10)=(STIn11+0.5×Wn11) …(8)
ここで、各ゲート幅の関係は、Wn8>Wn9、Wn10>Wn11、Wn8=Wn10、Wn9=Wn11であり、Wp8>Wp9、Wp10>Wp11、Wp8=Wp10、Wp9=Wp11である。また、ウエル境界から活性領域端までの距離の関係は、STIn8<STIn9、STIn10<STIn11、STIn8=STIn10、STIn9=STIn11であり、STIp8<STIp9、STIp10<STIp11、STIp8=STIp10、STIp9=STIp11である。
図6は、本発明の第4の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。
図7は、本発明に基づいてレイアウトされたセルが適用された回路の一例を示すブロック図である。
GA1〜13 ゲート配線
POD1〜13、 DPOD P型活性領域
NOD1〜13、 DNOD N型活性領域
PW1〜7 P型ウエル
NW1〜7 N型ウエル
CW ダミー標準セルのゲート長方向のセル幅
Wn1〜13、Wp1〜13 ゲート幅
WELL1〜6 P型ウエルとN型ウエルの境界
Wcenter_p P型活性領域における中心
Wcenter_n N型活性領域における中心
STIn1〜13 ウエル境界から活性領域の端部までのゲート幅方向の距離
STIp1〜13 ウエル境界から活性領域の端部までのゲート幅方向の距離
FF1、FF2 フリップフロップ回路
IN 入力部
tcks クロックスキュー
tck 信号パス遅延
Claims (11)
- 基板内に設けられた第1導電型の第1のウエル領域と、
前記基板内に設けられ、ゲート長方向に延びるウエル境界において前記第1のウエル領域と接する第2導電型の第2のウエル領域と、
前記第1のウエル領域内に設けられ、第2導電型の第1のソース・ドレイン領域を有する第1の活性領域と、
前記第1のウエル領域内に設けられ、第2導電型の第2のソース・ドレイン領域を有し、且つ、前記第1の活性領域とゲート幅方向の長さが異なる第2の活性領域とを備え、
前記第1の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第2の活性領域のゲート幅方向の中心位置と揃えられている半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記第1の活性領域のゲート幅方向の長さは、前記第2の活性領域のゲート幅方向の長さに比べて大きく、
前記ウエル境界から前記第1の活性領域における前記ウエル境界側に位置する端部までの距離は、前記ウエル境界から前記第2の活性領域における前記ウエル境界側に位置する端部までの距離に比べて小さいことを特徴とする半導体集積回路。 - 請求項1又は2に記載の半導体集積回路において、
前記第1の活性領域上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、
前記第2の活性領域上に第2のゲート絶縁膜を介して形成された第2のゲート電極とを備えていることを特徴とする半導体集積回路。 - 請求項1〜3のうちいずれか1つに記載の半導体集積回路において、
前記第2の活性領域は、前記第1の活性領域に対してゲート長方向に離間して並べて配置されていることを特徴とする半導体集積回路。 - 請求項1〜4のうちいずれか1つに記載の半導体集積回路において、
前記第2のウエル領域内に、前記ウエル境界を軸として前記第1の活性領域と線対称の位置に設けられ、第1導電型の第3のソース・ドレイン領域を有する第3の活性領域と、
前記第2のウエル領域内に、前記ウエル境界を軸として前記第2の活性領域と線対称の位置に設けられ、第1導電型の第4のソース・ドレイン領域を有する第4の活性領域とを備え、
前記第3の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第4の活性領域のゲート幅方向の中心位置と揃えられていることを特徴とする半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記第3の活性領域は、前記第1の活性領域と同一形状を有しており、
前記第4の活性領域は、前記第2の活性領域と同一形状を有していることを特徴とする半導体集積回路。 - 請求項5又は6に記載の半導体集積回路において、
前記第3の活性領域上に第3のゲート絶縁膜を介して形成された第3のゲート電極と、
前記第4の活性領域上に第4のゲート絶縁膜を介して形成された第4のゲート電極とをさらに備え、
前記第1のゲート電極及び前記第3のゲート電極は、一体化形成された第1のゲート配線における一部であり、
前記第2のゲート電極及び前記第4のゲート電極は、一体化形成された第2のゲート配線における一部であることを特徴とする半導体集積回路。 - 請求項1〜7のうちいずれか1つに記載の半導体集積回路において、
前記第1のウエル領域と前記第2のウエル領域とを含むセルが2次元状に配置されてセルアレーを構成しており、
前記半導体集積回路は、ゲート幅方向に延びる前記セルアレーの端辺のいずれか一方に沿って、前記セルアレーのゲート長方向の外側に列状に配置されたスペーサセルをさらに備えていることを特徴とする半導体集積回路。 - 請求項8に記載の半導体集積回路において、
前記スペーサセルのゲート長方向の長さは1.0μm以上であることを特徴とする半導体集積回路。 - 請求項8又は9に記載の半導体集積回路において、
前記スペーサセル内には、ダミー活性領域が設けられていることを特徴とする半導体集積回路。 - 請求項1〜10のうちいずれか1つに記載の半導体集積回路において、
前記第1のウエル領域内に設けられ、第2導電型の第5のソース・ドレイン領域を有し、且つ、ゲート幅方向の長さが前記第1の活性領域および前記第2の活性領域と相異なる第5の活性領域をさらに備え、
前記第5の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第1の活性領域のゲート幅方向の中心位置に揃えられていることを特徴とする半導体集積回路。
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