JPH0113223B2 - - Google Patents
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- JPH0113223B2 JPH0113223B2 JP55121526A JP12152680A JPH0113223B2 JP H0113223 B2 JPH0113223 B2 JP H0113223B2 JP 55121526 A JP55121526 A JP 55121526A JP 12152680 A JP12152680 A JP 12152680A JP H0113223 B2 JPH0113223 B2 JP H0113223B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特にマス
タースライス方式による半導体集積回路装置の製
造に適する基本セルに関する。
タースライス方式による半導体集積回路装置の製
造に適する基本セルに関する。
半導体集積回路装置は多品種化の一途をたどつ
ているが、中には少量生産品も多い。少量生産品
を多量生産品と同じように最初から生産していた
のでは生産コストが高くなり、製造期間も長くな
るので、これらの欠点を解決する方法としてマス
タースライス(master slice)方式による生産が
行われるようになつた。
ているが、中には少量生産品も多い。少量生産品
を多量生産品と同じように最初から生産していた
のでは生産コストが高くなり、製造期間も長くな
るので、これらの欠点を解決する方法としてマス
タースライス(master slice)方式による生産が
行われるようになつた。
マスタースライス方式とは、一枚の半導体ウエ
ハー中にトランジスタや抵抗から成り基本回路を
構成できる基本セルを予め多量に形成しておき、
生産する品種に応じて配線マスクを作成し、トラ
ンジスタや抵抗を接続して所望の半導体集積回路
を完成させるものである。このようなマスターラ
イス方式に対してはいくつかの提案がなされてい
る。
ハー中にトランジスタや抵抗から成り基本回路を
構成できる基本セルを予め多量に形成しておき、
生産する品種に応じて配線マスクを作成し、トラ
ンジスタや抵抗を接続して所望の半導体集積回路
を完成させるものである。このようなマスターラ
イス方式に対してはいくつかの提案がなされてい
る。
第1図は従来のマスタースライス用基本セルの
一例の等価回路図である。
一例の等価回路図である。
これは、金属配線マスクだけをユーザーが書い
て所望の集積回路を得ることを目的として、米国
インタデザイン社(Interdesign社)から提案さ
れているCMOSチツプの基本セルの等価回路図
である。図において、1,2,…5はPチヤンネ
ル型のMISトランジスタを示し、6,7,…10
はNチヤンネル型のMISトランジスタを示す。そ
して同一チヤンネル同志のトランジスタは1と
2,2と3,4と5,6と7,7と8,9と10
とそれぞれのソースまたはドレインの一方を共有
している。また第1の電源線VDおよび第2の電
源線VSが拡散層で接続されている。〇印は拡散
層とAlのコンタクトあるいはAlゲートのコンタ
クトを示す。
て所望の集積回路を得ることを目的として、米国
インタデザイン社(Interdesign社)から提案さ
れているCMOSチツプの基本セルの等価回路図
である。図において、1,2,…5はPチヤンネ
ル型のMISトランジスタを示し、6,7,…10
はNチヤンネル型のMISトランジスタを示す。そ
して同一チヤンネル同志のトランジスタは1と
2,2と3,4と5,6と7,7と8,9と10
とそれぞれのソースまたはドレインの一方を共有
している。また第1の電源線VDおよび第2の電
源線VSが拡散層で接続されている。〇印は拡散
層とAlのコンタクトあるいはAlゲートのコンタ
クトを示す。
第2図は第1図に示した基本セルを半導体基板
に実現するときの不純物導入領域パターンとゲー
ト電極パターンのレイアウト図である。
に実現するときの不純物導入領域パターンとゲー
ト電極パターンのレイアウト図である。
第2図において、1A,2A,…5Aおよび1
B,2B,3B,3C,4B,5B,5Cはそれ
ぞれ第1図のPチヤンネルMISトランジスタ1,
2,…,5のゲート電極およびソース(またはド
レイン)を示す。6A,7A…10Aおよび6
B,7B,8B,8C,9B,10B,10Cも
同様にNチヤンネルMISトランジスタ6,7,…
10のゲート電極およびソース(またはドレイ
ン)を示す。VDは第1の電源線、VSは第2の電
源線を表わし、共に拡散層で作られる。また、□
印は拡散層とAl配線とのコンタクトを表わす。
B,2B,3B,3C,4B,5B,5Cはそれ
ぞれ第1図のPチヤンネルMISトランジスタ1,
2,…,5のゲート電極およびソース(またはド
レイン)を示す。6A,7A…10Aおよび6
B,7B,8B,8C,9B,10B,10Cも
同様にNチヤンネルMISトランジスタ6,7,…
10のゲート電極およびソース(またはドレイ
ン)を示す。VDは第1の電源線、VSは第2の電
源線を表わし、共に拡散層で作られる。また、□
印は拡散層とAl配線とのコンタクトを表わす。
次に、第2図に示す基本セルを用いて論理否定
和回路(NOR回路)を構成する例を説明する。
和回路(NOR回路)を構成する例を説明する。
第3図aは3入力NOR回路の回路図、第3図
bは2入力NOR回路の回路図である。
bは2入力NOR回路の回路図である。
第3図a,bにおいてA1,A2,A3およびB1,
B2が入力端子、Y1およびY2が出力端子である。
B2が入力端子、Y1およびY2が出力端子である。
第4図は第2図に示す基本セルを用いて構成し
たNOR回路のレイアウト図である。
たNOR回路のレイアウト図である。
第3図a,bと第4図とは対応する所を同じ番
号にとつてある。太い実線はユーザーが配線マス
クを用いて配線する箇所を示す。
号にとつてある。太い実線はユーザーが配線マス
クを用いて配線する箇所を示す。
このように、第2図に示す基本セルを配置した
マスタースライスを用いてNOR回路を作ること
が可能である。もし、基本セルがすべて3ペアで
できていると一様であるので一つのフアンクシヨ
ンブロツクを作るのに一つの配線パターンを用意
しておけば良く、また、コンピユータによる自動
配線がやり易い。しかし、第1図および第2図に
示す基本セルはPチヤンネル形のMOSトランジ
スタとNチヤンネル形のMOSトランジスタが3
ペアと2ペア計10個のトランジスタからなり、一
様でないのでコンピユータによる自動配線がやり
にくい欠点がある。更に、この基本セルを用い
て、ダイナミツクシフトレジスタを作ろうとする
と、配線が交差してしまつて実際にはできないと
いう欠点がある。
マスタースライスを用いてNOR回路を作ること
が可能である。もし、基本セルがすべて3ペアで
できていると一様であるので一つのフアンクシヨ
ンブロツクを作るのに一つの配線パターンを用意
しておけば良く、また、コンピユータによる自動
配線がやり易い。しかし、第1図および第2図に
示す基本セルはPチヤンネル形のMOSトランジ
スタとNチヤンネル形のMOSトランジスタが3
ペアと2ペア計10個のトランジスタからなり、一
様でないのでコンピユータによる自動配線がやり
にくい欠点がある。更に、この基本セルを用い
て、ダイナミツクシフトレジスタを作ろうとする
と、配線が交差してしまつて実際にはできないと
いう欠点がある。
マスタースライスの別の方式として特開昭54−
93375「半導体集積回路装置」が知られている。こ
の方式では配線の自由度が大きい利点を有するも
のの、ユーザーはマスクを3枚作らなければいけ
ないという欠点があり、更にまた、専用化するた
めの製造工程が長くなる欠点がある。
93375「半導体集積回路装置」が知られている。こ
の方式では配線の自由度が大きい利点を有するも
のの、ユーザーはマスクを3枚作らなければいけ
ないという欠点があり、更にまた、専用化するた
めの製造工程が長くなる欠点がある。
本発明は上記欠点を除き、相補型MISトランジ
スタのゲート電極のうちの一部を独立させること
により、従来のマスタースライス方式では実現で
きなかつたダイナミツク・シフトレジスタのよう
な回路でも容易に実現できる基本セルを有する半
導体集積回路装置を提供するものである。
スタのゲート電極のうちの一部を独立させること
により、従来のマスタースライス方式では実現で
きなかつたダイナミツク・シフトレジスタのよう
な回路でも容易に実現できる基本セルを有する半
導体集積回路装置を提供するものである。
本発明によれば、間隔を置いて並列に設けられ
た第1乃至第4の一導電型領域と、該第1乃至第
4の一導電型領域の列に隣接してこれらと平行な
方向に間隔を置いて互いに並列に設けられた第1
乃至第4の反対導電型領域と、前記第1および第
2の一導電型領域間上から前記第1および第2の
反対導電型領域間上にかけて連続して形成された
第1のゲート電極と、前記第2および第3の一導
電型領域間上、前記第3および第4の一導電型領
域間上、前記第2および第3の反対導電型領域間
上および前記第3および第4の反対導電型領域間
上にそれぞれ分離して形成された第2、第3、第
4および第5のゲート電極とを含んで構成される
素子集合体を単位セルとし、前記単位セルを半導
体基板内に複数有する半導体集積回路装置を得
る。
た第1乃至第4の一導電型領域と、該第1乃至第
4の一導電型領域の列に隣接してこれらと平行な
方向に間隔を置いて互いに並列に設けられた第1
乃至第4の反対導電型領域と、前記第1および第
2の一導電型領域間上から前記第1および第2の
反対導電型領域間上にかけて連続して形成された
第1のゲート電極と、前記第2および第3の一導
電型領域間上、前記第3および第4の一導電型領
域間上、前記第2および第3の反対導電型領域間
上および前記第3および第4の反対導電型領域間
上にそれぞれ分離して形成された第2、第3、第
4および第5のゲート電極とを含んで構成される
素子集合体を単位セルとし、前記単位セルを半導
体基板内に複数有する半導体集積回路装置を得
る。
本発明を実施例により説明する。
第5図は本発明の半導体集積回路を構成する基
本セルの等価回路図である。
本セルの等価回路図である。
基本セルはソースまたはドレインを共有して連
結する3個のPチヤンネルMISトランジスタTR
1,TR2,TR3と、ソースまたはドレインを
共有して連結する3個のNチヤンネルMISトラン
ジスタTR4,TR5,TR6と、Pチヤンネル
MISトランジスタの一つのゲートとNチヤンネル
MISトランジスタの一つのゲートとを共通接続す
るゲート配線207と、配線208と、第1の電
源線VDと第2の電源VSとを有す。残りの2対の
トランジスタ(第5図ではTR1とTR4および
TR2とTR5)のゲートは独立しており必要が
あれば接続する。配線208は第1の電源線VD
および第2の電源線VSと交差する信号線を配線
するときに使用する。交差する信号線を配線しな
ければならないとき、この配線208を用いると
交差する信号線を絶縁分離する必要がなく、製造
が極めて容易となる利点がある。
結する3個のPチヤンネルMISトランジスタTR
1,TR2,TR3と、ソースまたはドレインを
共有して連結する3個のNチヤンネルMISトラン
ジスタTR4,TR5,TR6と、Pチヤンネル
MISトランジスタの一つのゲートとNチヤンネル
MISトランジスタの一つのゲートとを共通接続す
るゲート配線207と、配線208と、第1の電
源線VDと第2の電源VSとを有す。残りの2対の
トランジスタ(第5図ではTR1とTR4および
TR2とTR5)のゲートは独立しており必要が
あれば接続する。配線208は第1の電源線VD
および第2の電源線VSと交差する信号線を配線
するときに使用する。交差する信号線を配線しな
ければならないとき、この配線208を用いると
交差する信号線を絶縁分離する必要がなく、製造
が極めて容易となる利点がある。
第6図は本発明の一実施例の不純物導入領域パ
ターンとゲート電極パターンのレイアウト図であ
る。
ターンとゲート電極パターンのレイアウト図であ
る。
第6図は第5図に示した基本セルを半導体基板
に実現する一実施例であつて、それぞれ同一番号
を付して対応させている。
に実現する一実施例であつて、それぞれ同一番号
を付して対応させている。
N型半導体基板に間隔を置いて4個のP型領域
21〜24を設け、このP型領域をソースあるい
はドレイン領域として共有して連結する3個のP
チヤンネルMISトランジスタTR1,TR2,TR
3を設ける。4個のP型領域21〜24の上を該
P型領域に接触せずに通るアルミニウムの第1の
電源線VDを通す。
21〜24を設け、このP型領域をソースあるい
はドレイン領域として共有して連結する3個のP
チヤンネルMISトランジスタTR1,TR2,TR
3を設ける。4個のP型領域21〜24の上を該
P型領域に接触せずに通るアルミニウムの第1の
電源線VDを通す。
3個直列のPチヤンネルMISトランジスタの隣
りにP型島状領域(Pウエル)を設け、その中に
間隔を置いて4個のN型領域25〜28を設け、
このN型領域をソースあるいはドレイン領域とし
て共有して連結する3個のNチヤンネルMISトラ
ンジスタTR4,TR5,TR6を設ける。P型島
状領域と接触せずにその上を通るアルミニウムの
第2の電源線VSを設ける。島状領域と第2の電
源線とをP型領域で短絡しておく。
りにP型島状領域(Pウエル)を設け、その中に
間隔を置いて4個のN型領域25〜28を設け、
このN型領域をソースあるいはドレイン領域とし
て共有して連結する3個のNチヤンネルMISトラ
ンジスタTR4,TR5,TR6を設ける。P型島
状領域と接触せずにその上を通るアルミニウムの
第2の電源線VSを設ける。島状領域と第2の電
源線とをP型領域で短絡しておく。
3対のPチヤンネルおよびNチヤンネルのMIS
型トランジスタのうちの1対、例えばTR3と
TR6とのゲートを共通ゲート線207で接続し
残りのトランジスタのゲートは独立にする。また
これらのトランジスタの横に配線208を設け
る。ゲート電極、配線208はポリシリコンで形
成すると絶縁膜を被覆するのが容易である利点が
ある。マスタースライスとして使用するときの配
線の容易性をもたせるために、P型領域21〜2
4、N型領域25〜28並びにゲート電極に図の
ようにコンタクト用窓201A〜201D,20
2A〜202D,…206A〜206E,208
A,208Bを設ける。第1の電源線VDおよび
第2の電源線VSとはこれらポリシリコンのゲー
ト電極および埋込配線の上を絶縁膜を介して横切
つている。
型トランジスタのうちの1対、例えばTR3と
TR6とのゲートを共通ゲート線207で接続し
残りのトランジスタのゲートは独立にする。また
これらのトランジスタの横に配線208を設け
る。ゲート電極、配線208はポリシリコンで形
成すると絶縁膜を被覆するのが容易である利点が
ある。マスタースライスとして使用するときの配
線の容易性をもたせるために、P型領域21〜2
4、N型領域25〜28並びにゲート電極に図の
ようにコンタクト用窓201A〜201D,20
2A〜202D,…206A〜206E,208
A,208Bを設ける。第1の電源線VDおよび
第2の電源線VSとはこれらポリシリコンのゲー
ト電極および埋込配線の上を絶縁膜を介して横切
つている。
このようにして構成されるものを単位セルとし
この単位セルを半導体基板内に少くとも一つ含む
ことによつて本発明の半導体集積回路装置が実現
される。
この単位セルを半導体基板内に少くとも一つ含む
ことによつて本発明の半導体集積回路装置が実現
される。
本発明の半導体集積回路をマスタースライスと
して使用すると極めて容易に配線できるようにな
り、かつ従来のマスタースライスでは実現できな
かつたか、あるいは実現できるとしても極めて複
雑な工程を要した電子回路が極めて容易に実現で
きる。これを次に説明しよう。
して使用すると極めて容易に配線できるようにな
り、かつ従来のマスタースライスでは実現できな
かつたか、あるいは実現できるとしても極めて複
雑な工程を要した電子回路が極めて容易に実現で
きる。これを次に説明しよう。
第7図は従来のダイナミツク・シフトレジスタ
の回路図である。
の回路図である。
データ入力信号Dを配線300からクロツク入
力信号φが“1”の時配線307に読込み、クロ
ツク入力信号φが“0”になると配線307に付
く寄生容量に読込んだ情報が蓄えられる。配線3
14には配線307の反転された情報が伝搬し、
クロツク入力信号(クロツク入力信号φの反転
信号)が“1”になると、すなわちクロツク入力
信号φが“0”になると端子314の情報は配線
321へ伝搬する。配線321の反転された情報
が配線328に伝搬する。データ入力信号Dが2
回反転されて元と同じ極性の情報が配線328に
現われる。この回路を第2図の基本セルを用いて
構成することはAlパターンが交差して実現する
のは不可能である。しかしながら、第6図に示し
た本発明の基本セルを用いると容易に実現でき
る。
力信号φが“1”の時配線307に読込み、クロ
ツク入力信号φが“0”になると配線307に付
く寄生容量に読込んだ情報が蓄えられる。配線3
14には配線307の反転された情報が伝搬し、
クロツク入力信号(クロツク入力信号φの反転
信号)が“1”になると、すなわちクロツク入力
信号φが“0”になると端子314の情報は配線
321へ伝搬する。配線321の反転された情報
が配線328に伝搬する。データ入力信号Dが2
回反転されて元と同じ極性の情報が配線328に
現われる。この回路を第2図の基本セルを用いて
構成することはAlパターンが交差して実現する
のは不可能である。しかしながら、第6図に示し
た本発明の基本セルを用いると容易に実現でき
る。
第8図は第7図に示したダイナミツク・シフト
レジスタを第6図に示した基本セルを用いて実現
したときのレイアウト図である。
レジスタを第6図に示した基本セルを用いて実現
したときのレイアウト図である。
第8図に示した番号は第7図に示した番号と対
応させてある。また、太い実線はユーザーがAl
配線を行つて接続する箇所を示す。埋込み配線2
08はこの場合使用しなくてもすむ。このよう
に、従来の基本セルでは実現不可能であつたダイ
ナミツク・シフトレジスタの製造が本発明の基本
セルを用いれば6対のトランジスタで実現可能と
なる。
応させてある。また、太い実線はユーザーがAl
配線を行つて接続する箇所を示す。埋込み配線2
08はこの場合使用しなくてもすむ。このよう
に、従来の基本セルでは実現不可能であつたダイ
ナミツク・シフトレジスタの製造が本発明の基本
セルを用いれば6対のトランジスタで実現可能と
なる。
本発明の基本セルは従来の基本セルで実現可能
であつた回路を当然実現できる。
であつた回路を当然実現できる。
第9図は第3図a,bに示したNOR回路を第
6図に示した基本セルを用いて実現したときのレ
イアウト図である。
6図に示した基本セルを用いて実現したときのレ
イアウト図である。
第9図に示した番号は第3図a,bに示した番
号と対応させて同一箇所を指すようにしてある。
太い実線はユーザーがAl配線をして接続する箇
所を示す。このように、本発明の基本セルを用い
ると従来の回路も容易に実現できる。
号と対応させて同一箇所を指すようにしてある。
太い実線はユーザーがAl配線をして接続する箇
所を示す。このように、本発明の基本セルを用い
ると従来の回路も容易に実現できる。
本発明の基本セルは3対のトランジスタで構成
されるのでコンピユータによる自動配線が極めて
容易になる。
されるのでコンピユータによる自動配線が極めて
容易になる。
なお、本発明の基本セルは、第6図に示す端子
201D,204D,202Dと205Dを短絡
すれば第1図,第2図に示した従来の基本セルと
同様の取扱いができる。
201D,204D,202Dと205Dを短絡
すれば第1図,第2図に示した従来の基本セルと
同様の取扱いができる。
以上詳細に説明したように、本発明によれば、
従来の基本セルでは実現できなかつた回路の構成
も可能となる基本セルを含んだ半導体集積回路装
置が得られるのでその効果は大きい。
従来の基本セルでは実現できなかつた回路の構成
も可能となる基本セルを含んだ半導体集積回路装
置が得られるのでその効果は大きい。
第1図は従来のマスタースライス用基本セルの
一例の等価回路図、第2図は第1図に示した基本
セルを半導体基板に実現するときの不純物導入領
域パターンとゲート電極パターンのレイアウト
図、第3図aは3入力NOR回路の回路図、第3
図bは2入力NOR回路の回路図、第4図は第2
図に示す基本セルを用いて構成したNOR回路の
レイアウト図、第5図は本発明の半導体集積回路
を構成する基本セルの等価回路図、第6図は本発
明の一実施例の不純物導入領域パターンとゲート
電極パターンのレイアウト図、第7図は従来のダ
イナミツク・シフトレジスタの回路図、第8図は
第7図に示したダイナミツク・シフトレジスタを
第6図に示した基本セルを用いて実現したときの
レイアウト図、第9図は第3図a,bに示した
NOR回路を第6図に示した基本セルを用いて実
現したときのレイアウト図である。 1,2,3,4,5……PチヤンネルMIS……
トランジスタ、6,7,8,9,10……Nチヤ
ンネルMISトランジスタ、1A,2A,3A,4
A,5A……Pチヤンネル型トランジスタのゲー
ト電極、1B,2B,3B,4B,5B……Pチ
ヤンネルMISトランジスタのソースまたはドレイ
ン、6A,7A,8A,9A,10A……Nチヤ
ンネルMISトランジスタのゲート電極、6B,7
B,8B,9B,10B……NチヤンネルMISト
ランジスタのゲート電極、21〜24……P型領
域、25〜28……N型領域、207……ゲート
配線、208……埋込み配線、TR1〜TR3…
…PチヤンネルMISトランジスタ、TR4〜TR
6……NチヤンネルMISトランジスタ、VD……
第1の電源線、VS……第2の電源線。
一例の等価回路図、第2図は第1図に示した基本
セルを半導体基板に実現するときの不純物導入領
域パターンとゲート電極パターンのレイアウト
図、第3図aは3入力NOR回路の回路図、第3
図bは2入力NOR回路の回路図、第4図は第2
図に示す基本セルを用いて構成したNOR回路の
レイアウト図、第5図は本発明の半導体集積回路
を構成する基本セルの等価回路図、第6図は本発
明の一実施例の不純物導入領域パターンとゲート
電極パターンのレイアウト図、第7図は従来のダ
イナミツク・シフトレジスタの回路図、第8図は
第7図に示したダイナミツク・シフトレジスタを
第6図に示した基本セルを用いて実現したときの
レイアウト図、第9図は第3図a,bに示した
NOR回路を第6図に示した基本セルを用いて実
現したときのレイアウト図である。 1,2,3,4,5……PチヤンネルMIS……
トランジスタ、6,7,8,9,10……Nチヤ
ンネルMISトランジスタ、1A,2A,3A,4
A,5A……Pチヤンネル型トランジスタのゲー
ト電極、1B,2B,3B,4B,5B……Pチ
ヤンネルMISトランジスタのソースまたはドレイ
ン、6A,7A,8A,9A,10A……Nチヤ
ンネルMISトランジスタのゲート電極、6B,7
B,8B,9B,10B……NチヤンネルMISト
ランジスタのゲート電極、21〜24……P型領
域、25〜28……N型領域、207……ゲート
配線、208……埋込み配線、TR1〜TR3…
…PチヤンネルMISトランジスタ、TR4〜TR
6……NチヤンネルMISトランジスタ、VD……
第1の電源線、VS……第2の電源線。
Claims (1)
- 1 間隔を置いて並列に設けられた第1乃至第4
の一導電型領域と、該第1乃至第4の一導電型領
域の列に隣接してこれらと平行な方向に間隔を置
いて互いに並列に設けらた第1乃至第4の反対導
電型領域と、前記第1および第2の一導電型領域
間上から前記第1および第2の反対導電型領域間
上にかけて連続して形成された第1のゲート電極
と、前記第2および第3の一導電型領域間上、前
記第3および第4の一導電型領域間上、前記第2
および第3の反対導電型領域間上および前記第3
および第4の反対導電型領域間上にそれぞれ分離
して形成された第2、第3、第4および第5のゲ
ート電極とを含んで構成される素子集合体を単位
セルとし、前記単位セルを半導体基板内に複数有
することを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55121526A JPS5745948A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55121526A JPS5745948A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63099777A Division JPS63296240A (ja) | 1988-04-22 | 1988-04-22 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5745948A JPS5745948A (en) | 1982-03-16 |
JPH0113223B2 true JPH0113223B2 (ja) | 1989-03-03 |
Family
ID=14813400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55121526A Granted JPS5745948A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5745948A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5749253A (en) * | 1980-09-09 | 1982-03-23 | Toshiba Corp | Semiconductor integrated circuit |
JPS5944843A (ja) * | 1982-09-07 | 1984-03-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
JPS6074549A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
US6399972B1 (en) | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
JP6866493B2 (ja) | 2017-09-30 | 2021-04-28 | 朝日インテック株式会社 | ガイドワイヤ |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
JPS541725A (en) * | 1977-06-07 | 1979-01-08 | Kitamura Shuichi | Variable venturi carbureter |
JPS541724A (en) * | 1977-05-31 | 1979-01-08 | Bendix Corp | Dual mode hybrid controller for controlling operation of electronic type fuel injector of internal combustion engine that can be operated at various kinds of speed of revolution |
-
1980
- 1980-09-02 JP JP55121526A patent/JPS5745948A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5363877A (en) * | 1976-11-18 | 1978-06-07 | Fujitsu Ltd | Production of semiconductor device |
JPS541724A (en) * | 1977-05-31 | 1979-01-08 | Bendix Corp | Dual mode hybrid controller for controlling operation of electronic type fuel injector of internal combustion engine that can be operated at various kinds of speed of revolution |
JPS541725A (en) * | 1977-06-07 | 1979-01-08 | Kitamura Shuichi | Variable venturi carbureter |
Also Published As
Publication number | Publication date |
---|---|
JPS5745948A (en) | 1982-03-16 |
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