JPS62130538A - Cmos集積回路装置 - Google Patents
Cmos集積回路装置Info
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- JPS62130538A JPS62130538A JP60270505A JP27050585A JPS62130538A JP S62130538 A JPS62130538 A JP S62130538A JP 60270505 A JP60270505 A JP 60270505A JP 27050585 A JP27050585 A JP 27050585A JP S62130538 A JPS62130538 A JP S62130538A
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- 238000009792 diffusion process Methods 0.000 claims description 30
- 238000010586 diagram Methods 0.000 description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高密度で高速なCMOS集積回路に関するもの
である。
である。
Jニ積回路(LSI)は論理LSIとメモリl2S14
こ大分類される。ユーザ毎に機能・特性の異る論理LS
Iを短期間に、効率よく実現するために、あらかじめト
ランジスタや抵抗など回路素子を規則的に形成した半導
体基板(マスク基板)を用い、回路素子間の結線を変え
ることで、ユーザの要求に対応した機能・特性を実現す
るいわゆるマスタスライス方式がとられてきた。マスタ
スライス1.、 S lにおいては、あらかしめ形成し
ておく回路率rの配置や形状が集積密度を大きく左右す
る。
こ大分類される。ユーザ毎に機能・特性の異る論理LS
Iを短期間に、効率よく実現するために、あらかじめト
ランジスタや抵抗など回路素子を規則的に形成した半導
体基板(マスク基板)を用い、回路素子間の結線を変え
ることで、ユーザの要求に対応した機能・特性を実現す
るいわゆるマスタスライス方式がとられてきた。マスタ
スライス1.、 S lにおいては、あらかしめ形成し
ておく回路率rの配置や形状が集積密度を大きく左右す
る。
従来高集積度のマスタスライスLSIを実現する回路構
成として、第6図の等価回路と第7図の平面バタン図で
示す、共通拡散層を持つ2組のNチャネルMOSトラン
ジスタとPチャネルMO3トランジスタをチップの所定
領域全面に敷き詰めた、ンーオフ゛ゲート(Sea
of Gates)と呼ばれる構成や、または第8図
の等価回路及び第9図の平面バタン図に示すようなP形
及びN形のMoS2−ランジスタを、それぞれ分離領域
を設けずソース及びドレインを共通にして連続的に配置
し、素子間を分離する必要がある場合には、それぞれの
MOSトランジスタのゲー]・に固定電圧を印加しくN
チャネルMOSトランジスタには基板電圧を、Pチャネ
ルMOSトランジスタには電源電圧を)、左右のMOS
トランジスタ間を電気的に遮断するゲート分離構成など
がある。
成として、第6図の等価回路と第7図の平面バタン図で
示す、共通拡散層を持つ2組のNチャネルMOSトラン
ジスタとPチャネルMO3トランジスタをチップの所定
領域全面に敷き詰めた、ンーオフ゛ゲート(Sea
of Gates)と呼ばれる構成や、または第8図
の等価回路及び第9図の平面バタン図に示すようなP形
及びN形のMoS2−ランジスタを、それぞれ分離領域
を設けずソース及びドレインを共通にして連続的に配置
し、素子間を分離する必要がある場合には、それぞれの
MOSトランジスタのゲー]・に固定電圧を印加しくN
チャネルMOSトランジスタには基板電圧を、Pチャネ
ルMOSトランジスタには電源電圧を)、左右のMOS
トランジスタ間を電気的に遮断するゲート分離構成など
がある。
第6図において、1.2及び3,4はそれぞれPチャネ
ルおよびNチャネルMOSトランジスタのゲートを、6
はPチャネルMOSトランジスタのソースを、5.7は
PチャネルM’03l−ランジスタのドレインを、9は
NチャネルMOSトランジスタのソースを、8.10は
NチャネルMOSトランジスタのドレインを示す。また
、第7図においてIlはNウェル領域を、12はNウェ
ル領域の電位固定用のN 領域を、13は基板電位固定
用のPす十十 領域を示す。また、第8図において、14〜25はMO
Sトランジスタのゲートを、26〜35はソースまたは
ドレインを示す。
ルおよびNチャネルMOSトランジスタのゲートを、6
はPチャネルMOSトランジスタのソースを、5.7は
PチャネルM’03l−ランジスタのドレインを、9は
NチャネルMOSトランジスタのソースを、8.10は
NチャネルMOSトランジスタのドレインを示す。また
、第7図においてIlはNウェル領域を、12はNウェ
ル領域の電位固定用のN 領域を、13は基板電位固定
用のPす十十 領域を示す。また、第8図において、14〜25はMO
Sトランジスタのゲートを、26〜35はソースまたは
ドレインを示す。
これら従来の構成は、同一寸法のP形及びN形トランジ
スタを用いているため、メモリ回路やレジスタ回路等の
情報記1、α回路を構成した場合、動作安定度が低いと
いう問題があった。すなわち、従来CMOSマスタスラ
イスで用いられているメモリ回路は、第10図の回路図
に示すように、合計6トランジスタから成るものであり
、36は電源線(Vnl) ) 、37は接地線(V5
5)、38はワード線、39、40は1対のビット線、
4L42はメモリセル内のノート、713.44はビッ
ト線とメモリセル間のスイッチとなるトランスファゲー
ト、45.46はメモリセルを構成するNチャネルトラ
ンジスタ、47゜48はメモリセルを構成するPチャネ
ルトランジスタである。Pチャネルトランジスタ47と
48の大きさを一定とし、Nチャネルトランジスタ45
と46、及びトランスファゲート43と44をそれぞれ
同一寸法とし、Nチャネルトランジスタ45どトランス
ファゲート43の比率Q2/Q、(同時にNチャネルト
ランジスタ46とトランスファゲート44の比率でもあ
る。)を変えてメモリセルの情報をビット線39に読み
出した時、第11図に示すように、Nチャネルトランジ
スタ45とトランスファゲート43のトランジスタ寸法
の比率Q2/Q1が2以下ではメモリセル内のノード4
1と42の電位差がほとんどムくなり、メモリセル内の
情報が破壊されてしまう。このためメモリセルを安定に
動作させるには、2倍以上寸法の異るトランジスタを用
いて回路を構成する必要がある。また第12図に示すよ
うな、高集積化に通したラッチ回路において、データを
ラッチするため出力信号の反転信号を入力端にフィード
バックする49のP形)ランジスタは、通常他のトラン
ジスタの半分以下の寸法のものが用いられる。
スタを用いているため、メモリ回路やレジスタ回路等の
情報記1、α回路を構成した場合、動作安定度が低いと
いう問題があった。すなわち、従来CMOSマスタスラ
イスで用いられているメモリ回路は、第10図の回路図
に示すように、合計6トランジスタから成るものであり
、36は電源線(Vnl) ) 、37は接地線(V5
5)、38はワード線、39、40は1対のビット線、
4L42はメモリセル内のノート、713.44はビッ
ト線とメモリセル間のスイッチとなるトランスファゲー
ト、45.46はメモリセルを構成するNチャネルトラ
ンジスタ、47゜48はメモリセルを構成するPチャネ
ルトランジスタである。Pチャネルトランジスタ47と
48の大きさを一定とし、Nチャネルトランジスタ45
と46、及びトランスファゲート43と44をそれぞれ
同一寸法とし、Nチャネルトランジスタ45どトランス
ファゲート43の比率Q2/Q、(同時にNチャネルト
ランジスタ46とトランスファゲート44の比率でもあ
る。)を変えてメモリセルの情報をビット線39に読み
出した時、第11図に示すように、Nチャネルトランジ
スタ45とトランスファゲート43のトランジスタ寸法
の比率Q2/Q1が2以下ではメモリセル内のノード4
1と42の電位差がほとんどムくなり、メモリセル内の
情報が破壊されてしまう。このためメモリセルを安定に
動作させるには、2倍以上寸法の異るトランジスタを用
いて回路を構成する必要がある。また第12図に示すよ
うな、高集積化に通したラッチ回路において、データを
ラッチするため出力信号の反転信号を入力端にフィード
バックする49のP形)ランジスタは、通常他のトラン
ジスタの半分以下の寸法のものが用いられる。
このP形トランジスタ49が大きい場合、50のトラン
スファゲートがON状態となって情報を“1”から“0
”に書き替える時、ノード5Iの電位変化が遅く、デー
タ書き替えに時間がかかる、またはノード51の電位が
インバータ58の論理闇値レベル以下に低ドせず、デー
タの書き替えが不可能となる問題があり、第12図の回
路では、49のP形トランシスタを他のトランジスタの
半分以下とする必要があった。また従来のマスタスライ
スで′は、集積密度を向上させるため、第7図や第9図
に示す基本セルをチップの所定領域全面に敷き詰めた第
13図や第14図の構成が用いられているが、いずれの
構成においても、基板電位を固定するために必要な拡散
層領域が第13図のNウェル電位固定用N+領域12.
基板電位固定用P 領域13や、第14図のNウェル電
位固定用N十領域12.基板電位固定用P+領域13で
示すように、トランジスタ間の無効領域となり、集積密
度を上げる上で問題となっていた。
スファゲートがON状態となって情報を“1”から“0
”に書き替える時、ノード5Iの電位変化が遅く、デー
タ書き替えに時間がかかる、またはノード51の電位が
インバータ58の論理闇値レベル以下に低ドせず、デー
タの書き替えが不可能となる問題があり、第12図の回
路では、49のP形トランシスタを他のトランジスタの
半分以下とする必要があった。また従来のマスタスライ
スで′は、集積密度を向上させるため、第7図や第9図
に示す基本セルをチップの所定領域全面に敷き詰めた第
13図や第14図の構成が用いられているが、いずれの
構成においても、基板電位を固定するために必要な拡散
層領域が第13図のNウェル電位固定用N+領域12.
基板電位固定用P 領域13や、第14図のNウェル電
位固定用N十領域12.基板電位固定用P+領域13で
示すように、トランジスタ間の無効領域となり、集積密
度を上げる上で問題となっていた。
第13図において、59は敷き詰める構成の単位となる
セルパタンを示し、第13図および第14図における6
0は基本セルが並ぶコア領域を、61は入出力回路が並
ぶ周辺領域を示す。第14図に示すゲート分離構成は、
トランジスタのゲートに電圧を印加することで、任意の
位置で素子間を分離できる高密度な構成であるが、基板
電位固定用の拡散層をトランジスタ列間に設けなければ
ならなく、約17%の面積増加となり、高密度化上問題
となっていた。
セルパタンを示し、第13図および第14図における6
0は基本セルが並ぶコア領域を、61は入出力回路が並
ぶ周辺領域を示す。第14図に示すゲート分離構成は、
トランジスタのゲートに電圧を印加することで、任意の
位置で素子間を分離できる高密度な構成であるが、基板
電位固定用の拡散層をトランジスタ列間に設けなければ
ならなく、約17%の面積増加となり、高密度化上問題
となっていた。
またゲート分離構成では、トランジスタのゲート電極及
び基板電位固定用拡散層と電源線を接続するため、トラ
ンジスタの一方のゲート電極上に電源線を通すため、2
個の信号端子の内、外側の1端子は信号用としては使用
できず、信号線結線上の柔軟性がそこなわれるという問
題があった。
び基板電位固定用拡散層と電源線を接続するため、トラ
ンジスタの一方のゲート電極上に電源線を通すため、2
個の信号端子の内、外側の1端子は信号用としては使用
できず、信号線結線上の柔軟性がそこなわれるという問
題があった。
本発明は従来の問題点を解決するため、CMOSマスタ
スライス方式LSIのトランジスタ配置としてPチャネ
ルMOSl−ランジスタとNチートネルMOSトランジ
スタを、それぞれゲート電極を対向させて横一列に並べ
、隣接するPチャネルMOSトランジスタの拡散層およ
び隣接するNチャネルMOSl−ランジスタの拡散層を
それぞれ共通とし、すべてのPチャネルMOSトランジ
スタおよびすべてのNチャネルMOSトランジスタがそ
れぞれ電気回路的に従続接続される構成のCMO8集積
回路装置において、前記隣接するPチャネルMOSトラ
ンジスタのソース拡jik層とドレイン拡散層、および
前記隣接するNチート不ルMOSトランジスタのソース
拡散層とドレイン拡散層をそれぞれ共通とし、前記すべ
てのPチャネルMOSトランジスタおよび前記すべての
NチャネルMOSトランジスタは、それぞれ電気回路的
に従続接続し、11層i記横−列に並べたPチャネルM
OSトランジスタの列内に前記PチャネルMOSトラン
ジスタより短いチャネル幅のPチャネルMOSl−ラン
ジスタを配置し、前記横一列に並べたNチャネルMOS
l−ランジスタの列内に前記NチャネルMOSトランジ
スタより短いチャネル幅のNチャネルMO3)ランジス
クを配置し、前記チャネル幅の短いI)チャネルMOS
トランジスタおよびNチャネルMOSトランジスタを配
置したことにより生じるフィールド領域に基板電位固定
用の拡;ik層を設けたことを特徴としている。
スライス方式LSIのトランジスタ配置としてPチャネ
ルMOSl−ランジスタとNチートネルMOSトランジ
スタを、それぞれゲート電極を対向させて横一列に並べ
、隣接するPチャネルMOSトランジスタの拡散層およ
び隣接するNチャネルMOSl−ランジスタの拡散層を
それぞれ共通とし、すべてのPチャネルMOSトランジ
スタおよびすべてのNチャネルMOSトランジスタがそ
れぞれ電気回路的に従続接続される構成のCMO8集積
回路装置において、前記隣接するPチャネルMOSトラ
ンジスタのソース拡jik層とドレイン拡散層、および
前記隣接するNチート不ルMOSトランジスタのソース
拡散層とドレイン拡散層をそれぞれ共通とし、前記すべ
てのPチャネルMOSトランジスタおよび前記すべての
NチャネルMOSトランジスタは、それぞれ電気回路的
に従続接続し、11層i記横−列に並べたPチャネルM
OSトランジスタの列内に前記PチャネルMOSトラン
ジスタより短いチャネル幅のPチャネルMOSl−ラン
ジスタを配置し、前記横一列に並べたNチャネルMOS
l−ランジスタの列内に前記NチャネルMOSトランジ
スタより短いチャネル幅のNチャネルMO3)ランジス
クを配置し、前記チャネル幅の短いI)チャネルMOS
トランジスタおよびNチャネルMOSトランジスタを配
置したことにより生じるフィールド領域に基板電位固定
用の拡;ik層を設けたことを特徴としている。
すなわち、本発明は、要約すると、ゲート分離構成にお
いて、一定の割合で小寸法のMOSトランジスタをMO
S)ランジスタ列内に配置し、かつ小寸法MOSトラン
ジスタの配置により生じたフィールド領域に、基板電位
固定用の拡散層を配置したことを特徴とし、その目的は
高密度で安定な回路動作を行うマスタスライス構成をか
提供することにある。
いて、一定の割合で小寸法のMOSトランジスタをMO
S)ランジスタ列内に配置し、かつ小寸法MOSトラン
ジスタの配置により生じたフィールド領域に、基板電位
固定用の拡散層を配置したことを特徴とし、その目的は
高密度で安定な回路動作を行うマスタスライス構成をか
提供することにある。
本発明は、CMOSマスタスライスにおいて、メモリ回
路やデータラッチ回路を、十分な回路動作余裕を持って
構成するのに必要な幅の狭いMOSトランジスタを一定
の割合で配置されているため、この幅の狭いMOS)ラ
ンジスタを回路に利用することにより、従来マスタスラ
イスでは実現できなかった完全非同期形のメモリ回路を
構成することが可能である。
路やデータラッチ回路を、十分な回路動作余裕を持って
構成するのに必要な幅の狭いMOSトランジスタを一定
の割合で配置されているため、この幅の狭いMOS)ラ
ンジスタを回路に利用することにより、従来マスタスラ
イスでは実現できなかった完全非同期形のメモリ回路を
構成することが可能である。
また、一定の割合でチャネル幅の狭いトランジスタを配
置したことにより生じたフィールド領域に、基板電位(
ウェル電位を含む)固定用の拡散層を設けたことにより
、従来トランジスタ列間にあって全体の約17χの面積
を占めていた拡散層をなくし、マスタスライスの集積密
度を増加させることができる。以下図面にもとづき実施
例について説明する。
置したことにより生じたフィールド領域に、基板電位(
ウェル電位を含む)固定用の拡散層を設けたことにより
、従来トランジスタ列間にあって全体の約17χの面積
を占めていた拡散層をなくし、マスタスライスの集積密
度を増加させることができる。以下図面にもとづき実施
例について説明する。
第1図は本発明の実施例であって、1】はNウェル、1
2はウェル電位固定用のN 拡散層によるウェル電位固
定用N十領域、13は基板電位固定用P+拡散層による
基板電位固定用P+領域、62〜67はチャネル幅の広
いPチャネルMOSトランジスタ、68〜70はチャネ
ル幅の狭いPチャネルMOSトランジスタ、71〜76
はチャネル幅の広いNチャネルMOSトランジスタ、7
7〜79はチャネル幅の狭いNチャネルMOSトランジ
スタ、80はPチャネルMOSトランジスタのソースま
たはドレインとなるP膨拡散層、81はNチャネルMO
SトランジスタのソースまたはドレインとなるN膨拡散
層である。このように一定の間隔でチャネル幅の狭いM
OSトランジスタを配置することにより、回路動作に対
応した異る寸法のトランジスタを利用することができ、
安定な回路動作を達成することができる。第1図の1−
ランジスタ配置の下で、配線によりメモリセルを構成す
る場合のレイアウトバタン図を第2図に示す。第2図で
右斜線部は第1屓目の金属配線層を、左斜線部は第2層
目の金属配線層を示す。また黒ぬり部は第1層目全屈と
トランジスタのゲート及びソース・ドレインとの接続点
を示し、点の領域は第1層金属と第2層金属の接続スル
ーホールである。第2図は第1O図の回路を現わしてお
り、36は電源線、37は接地線、38はワード線、3
9.40は左右のビット線、41.42はメモリセル内
のノード、43.44は幅の狭いトランジスタを用いた
トランスファゲート、45.46はメモリセル内のNチ
ャネルMOSトランジスタ、47゜48はPチャネルM
OSトランジスタである。47,480PチャネルMO
Sトランジスタを他と分離してメモリ回路に用いるため
に、63.64 、65 、66のチャネル幅の広いP
チャネルMOSトランジスタのゲートに正電圧を印加し
、各トランジスタを非導通状態として分離する。またト
ランスファゲート43、44も同様、隣りの72.75
のチャネル幅の広いNチャネルMOSトランジスタのゲ
ートに接地電位を与え、非導通状態として他と分離する
。このようにメモリセル回路を構成する場合、大きさの
異るトランジスタを用いることにより、安定な回路動作
を実現することができる。また、1メモリセルは、Nチ
ャネルMOSトランジスタのゲート6個分(6ビツチと
呼ぶ)で実現でき、シーオブゲートの7ピツチと比べて
も高密度に実現できる。
2はウェル電位固定用のN 拡散層によるウェル電位固
定用N十領域、13は基板電位固定用P+拡散層による
基板電位固定用P+領域、62〜67はチャネル幅の広
いPチャネルMOSトランジスタ、68〜70はチャネ
ル幅の狭いPチャネルMOSトランジスタ、71〜76
はチャネル幅の広いNチャネルMOSトランジスタ、7
7〜79はチャネル幅の狭いNチャネルMOSトランジ
スタ、80はPチャネルMOSトランジスタのソースま
たはドレインとなるP膨拡散層、81はNチャネルMO
SトランジスタのソースまたはドレインとなるN膨拡散
層である。このように一定の間隔でチャネル幅の狭いM
OSトランジスタを配置することにより、回路動作に対
応した異る寸法のトランジスタを利用することができ、
安定な回路動作を達成することができる。第1図の1−
ランジスタ配置の下で、配線によりメモリセルを構成す
る場合のレイアウトバタン図を第2図に示す。第2図で
右斜線部は第1屓目の金属配線層を、左斜線部は第2層
目の金属配線層を示す。また黒ぬり部は第1層目全屈と
トランジスタのゲート及びソース・ドレインとの接続点
を示し、点の領域は第1層金属と第2層金属の接続スル
ーホールである。第2図は第1O図の回路を現わしてお
り、36は電源線、37は接地線、38はワード線、3
9.40は左右のビット線、41.42はメモリセル内
のノード、43.44は幅の狭いトランジスタを用いた
トランスファゲート、45.46はメモリセル内のNチ
ャネルMOSトランジスタ、47゜48はPチャネルM
OSトランジスタである。47,480PチャネルMO
Sトランジスタを他と分離してメモリ回路に用いるため
に、63.64 、65 、66のチャネル幅の広いP
チャネルMOSトランジスタのゲートに正電圧を印加し
、各トランジスタを非導通状態として分離する。またト
ランスファゲート43、44も同様、隣りの72.75
のチャネル幅の広いNチャネルMOSトランジスタのゲ
ートに接地電位を与え、非導通状態として他と分離する
。このようにメモリセル回路を構成する場合、大きさの
異るトランジスタを用いることにより、安定な回路動作
を実現することができる。また、1メモリセルは、Nチ
ャネルMOSトランジスタのゲート6個分(6ビツチと
呼ぶ)で実現でき、シーオブゲートの7ピツチと比べて
も高密度に実現できる。
また第1図に示すように、従来、トランジスタ列間に置
かれていた12のNウェルコンタクト用拡散領域を形成
するウェル電位固定用N+領域を、68や69のチャネ
ル幅の短いPチャネルMOSトランジスタの寸法を小さ
くしたことにより生じた余裕領域に、また、13の基板
コンタクト用拡散層を形成する基板電位固定用P+領域
を、77や78のチャネル幅の狭いNチャネルMOSト
ランジスタの余裕領域に置くことにより、Pチャネルお
よびNチャネルそれぞれのMOSトランジスタ列間の間
隔をつめて配列することが出来、高密度化を達成するこ
とができる。
かれていた12のNウェルコンタクト用拡散領域を形成
するウェル電位固定用N+領域を、68や69のチャネ
ル幅の短いPチャネルMOSトランジスタの寸法を小さ
くしたことにより生じた余裕領域に、また、13の基板
コンタクト用拡散層を形成する基板電位固定用P+領域
を、77や78のチャネル幅の狭いNチャネルMOSト
ランジスタの余裕領域に置くことにより、Pチャネルお
よびNチャネルそれぞれのMOSトランジスタ列間の間
隔をつめて配列することが出来、高密度化を達成するこ
とができる。
MOSトランジスタ列間にウェルコンタクトや基板コン
タクト用の拡散層を配置する従来構成と、本発明の構成
を比較して第3図A、 Bに示す。第3図Aは従来構成
、第3図Bは本発明の構成を示している。本発明により
セル列間の拡散層をMOSトランジスタ配列内に吸収で
き、約13χ〜15χ面積が縮小できる。
タクト用の拡散層を配置する従来構成と、本発明の構成
を比較して第3図A、 Bに示す。第3図Aは従来構成
、第3図Bは本発明の構成を示している。本発明により
セル列間の拡散層をMOSトランジスタ配列内に吸収で
き、約13χ〜15χ面積が縮小できる。
第4図に本発明の他の実SfF!例の平面バタン図を示
す。第1図と同じ符号は同じ部分を示す。幅の狭いMO
S)ランジスタの一ヒ下に基板コンタクト用の拡散層を
置くことにより、MOSトランジスタ列が対象となり、
電源線及び接地線をMOS)ランジスタ列の上下いずれ
にも置くことが可能となる。第5図に第4図の実施例の
バタンをチップ−面に敷き詰めた図を示す。このような
構造であるから、第5図に示すように、PチャネルMO
Sトランジスタ列、NチャネルMOSトランジスタ列を
交互に配列した敷き詰め形構成において、任色の装置で
P−N、またはN −1)の順序でゲート列を置くこと
ができる。このため、配線トラックはMo5t−ランジ
スタ列1列分のトラック数の倍数で設定でき、効率的な
配線ができるという利点がcbる。
す。第1図と同じ符号は同じ部分を示す。幅の狭いMO
S)ランジスタの一ヒ下に基板コンタクト用の拡散層を
置くことにより、MOSトランジスタ列が対象となり、
電源線及び接地線をMOS)ランジスタ列の上下いずれ
にも置くことが可能となる。第5図に第4図の実施例の
バタンをチップ−面に敷き詰めた図を示す。このような
構造であるから、第5図に示すように、PチャネルMO
Sトランジスタ列、NチャネルMOSトランジスタ列を
交互に配列した敷き詰め形構成において、任色の装置で
P−N、またはN −1)の順序でゲート列を置くこと
ができる。このため、配線トラックはMo5t−ランジ
スタ列1列分のトラック数の倍数で設定でき、効率的な
配線ができるという利点がcbる。
以」二説明したように、本発明によればPチャネル及び
NチャネルMo3t−ランジス71列に縦続接続された
構成において、チャネル幅の狭いMOSトランジスタを
一定のくり返しくたとえば2乃至3個のMo3t−ラン
ジスタ毎に1個)で配列したことにより、素子間分離用
のゲートまたは、メモリセルやフリップフロップ、ラッ
チ回路でチャネル幅の狭いトランスファゲートとして利
用でき、安定な回路動作を実現できる利点がある。
NチャネルMo3t−ランジス71列に縦続接続された
構成において、チャネル幅の狭いMOSトランジスタを
一定のくり返しくたとえば2乃至3個のMo3t−ラン
ジスタ毎に1個)で配列したことにより、素子間分離用
のゲートまたは、メモリセルやフリップフロップ、ラッ
チ回路でチャネル幅の狭いトランスファゲートとして利
用でき、安定な回路動作を実現できる利点がある。
第1図は本発明の一実施例の平面バタン図、第2図は本
発明の基本セル構成のもとでメモリセルをレイアウトし
たバタン図、第3図A、Bは従来例と本発明の実施例と
の比較を示す図、第4図は本発明の他の実施例の平面バ
タン図、第5図は第4図のバタンをチップ−面に敷き詰
めた図、第6図および第8図はそれぞれ従来のマスタス
ライスLSIの基本構成中位の等価回路図、第7図およ
び第9図はそれぞれ第6図および第8図の従来構成の平
面バタン図、第1O図はスタティックメモリのメモリセ
ル回路、第11図はメモリセル回路の安定動作条件を示
す図、第12図は高集積化に通したラッチ回路図、第1
3図は第7図の基本セルをチップ全面に敷き詰めた構成
図、第14図は第9図の基本セルをチップ全面に敷き詰
めた構成図である。 1〜4.14〜25・・・MOSトランジスタのゲート
、5〜10.26〜35・・・MOS)ランジスタのソ
ースまたはドレイン、11・・・Nウェル、12・・・
Nウェル電位固定用N+領域、I3・・・基板電位固定
用P+領域、36・・・電源線、37は接地線、38・
・・ワード線、39.40・・・ビット線、41.42
・・・メモリセル内ノード、43゜44・・・ビット線
とメモリセル間のスイッチとなるトランスファゲート、
45.46・・・NチャネルMOSトランジスタ、47
.48・・・PチャネルMO3+−ランジスタ、49・
・・ラッチのPチャネルMOSトランジスタ、50・・
・トランスファゲート、51〜55・・・ラッチ内のノ
ード、56・・・電源、57.58・・・インバータ、
59・・・敷き詰めの中位となるセルバタン、60・・
・コア領域、61・・・周辺領域、62〜67−・・長
いチャネル幅を持つPチャネルMOSトランジスタ、6
8〜70・・・短いチャネル幅を持つPチャネルMOS
トランジスタ、71〜76・・・長いチャネル幅を持つ
NチャネルMoSトランジスタ、77〜79・・・短い
チャネル幅を持つN千−17不ルMOSトランジスタ、
80・・・P膨拡散層、81・・・N膨拡散層 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久 五 部 (外2名) 第4図の本発明の実施例のノでタンをチウブー面に較ぎ
詰のt:団地 5 図 従来のマスタスライスLSIの一例の基縞成単位が酬山
匡路臣茗 6 図 第6図の従来構成の平面パター〉団 地 72 庭釆のマスタスライスLSIの借の利の基本、arg単
位の等価回路団地8・図 第8図の従来構成の平面ノマダーレ団 地 9 図 高菓積化1;通しtこラッチ回路団 地 12 図 第7図の従米構成例の基本セルをチップ全面1こ獣きつ
のた構成′図第13図 第9図の従来構成の他の例の基本セル3チップ企面1;
牧ぎつのた構成図第14図
発明の基本セル構成のもとでメモリセルをレイアウトし
たバタン図、第3図A、Bは従来例と本発明の実施例と
の比較を示す図、第4図は本発明の他の実施例の平面バ
タン図、第5図は第4図のバタンをチップ−面に敷き詰
めた図、第6図および第8図はそれぞれ従来のマスタス
ライスLSIの基本構成中位の等価回路図、第7図およ
び第9図はそれぞれ第6図および第8図の従来構成の平
面バタン図、第1O図はスタティックメモリのメモリセ
ル回路、第11図はメモリセル回路の安定動作条件を示
す図、第12図は高集積化に通したラッチ回路図、第1
3図は第7図の基本セルをチップ全面に敷き詰めた構成
図、第14図は第9図の基本セルをチップ全面に敷き詰
めた構成図である。 1〜4.14〜25・・・MOSトランジスタのゲート
、5〜10.26〜35・・・MOS)ランジスタのソ
ースまたはドレイン、11・・・Nウェル、12・・・
Nウェル電位固定用N+領域、I3・・・基板電位固定
用P+領域、36・・・電源線、37は接地線、38・
・・ワード線、39.40・・・ビット線、41.42
・・・メモリセル内ノード、43゜44・・・ビット線
とメモリセル間のスイッチとなるトランスファゲート、
45.46・・・NチャネルMOSトランジスタ、47
.48・・・PチャネルMO3+−ランジスタ、49・
・・ラッチのPチャネルMOSトランジスタ、50・・
・トランスファゲート、51〜55・・・ラッチ内のノ
ード、56・・・電源、57.58・・・インバータ、
59・・・敷き詰めの中位となるセルバタン、60・・
・コア領域、61・・・周辺領域、62〜67−・・長
いチャネル幅を持つPチャネルMOSトランジスタ、6
8〜70・・・短いチャネル幅を持つPチャネルMOS
トランジスタ、71〜76・・・長いチャネル幅を持つ
NチャネルMoSトランジスタ、77〜79・・・短い
チャネル幅を持つN千−17不ルMOSトランジスタ、
80・・・P膨拡散層、81・・・N膨拡散層 特許出願人 日本電信電話株式会社 代理人 弁理士 玉 蟲 久 五 部 (外2名) 第4図の本発明の実施例のノでタンをチウブー面に較ぎ
詰のt:団地 5 図 従来のマスタスライスLSIの一例の基縞成単位が酬山
匡路臣茗 6 図 第6図の従来構成の平面パター〉団 地 72 庭釆のマスタスライスLSIの借の利の基本、arg単
位の等価回路団地8・図 第8図の従来構成の平面ノマダーレ団 地 9 図 高菓積化1;通しtこラッチ回路団 地 12 図 第7図の従米構成例の基本セルをチップ全面1こ獣きつ
のた構成′図第13図 第9図の従来構成の他の例の基本セル3チップ企面1;
牧ぎつのた構成図第14図
Claims (1)
- 【特許請求の範囲】 CMOSマスタスライス方式LSIのトランジスタ配置
としてPチャネルMOSトランジスタとNチャネルMO
Sトランジスタを、それぞれゲート電極を対向させて横
一列に並べ、隣接するPチャネルMOSトランジスタの
拡散層および隣接するNチャネルMOSトランジスタの
拡散層をそれぞれ共通とし、すべてのPチャネルMOS
トランジスタおよびすべてのNチャネルMOSトランジ
スタがそれぞれ電気回路的に従続接続される構成のCM
OS集積回路装置において、 前記隣接するPチャネルMOSトランジスタのソース拡
散層とドレイン拡散層、および前記隣接するNチャネル
MOSトランジスタのソース拡散層とドレイン拡散層を
それぞれ共通とし、 前記すべてのPチャネルMOSトランジスタおよび前記
すべてのNチャネルMOSトランジスタはそれぞれ電気
回路的に従続接続し、 前記横一列に並べたPチャネルMOSトランジスタの列
内に前記PチャネルMOSトランジスタより短いチャネ
ル幅のPチャネルMOSトランジスタを配置し、 前記横一列に並べたNチャネルMOSトランジスタの列
内に前記NチャネルMOSトランジスタより短いチャネ
ル幅のNチャネルMOSトランジスタを配置し、 前記チャネル幅の短いPチャネルMOSトランジスタお
よびNチャネルMOSトランジスタを配置したことによ
り生じるフィールド領域に基板電位固定用の拡散層を設
けてなる ことを特徴とするCMOS集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60270505A JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Cmos集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60270505A JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Cmos集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62130538A true JPS62130538A (ja) | 1987-06-12 |
JPH06101551B2 JPH06101551B2 (ja) | 1994-12-12 |
Family
ID=17487187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60270505A Expired - Fee Related JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Cmos集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06101551B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04112138U (ja) * | 1991-03-20 | 1992-09-29 | 株式会社東郷製作所 | モールデイング用エンドキヤツプ |
JPH056965A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びその製造方法 |
US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Cmos集積回路装置 |
EP1045446A2 (en) * | 1994-09-30 | 2000-10-18 | Yozan Inc. | MOS invertor having a constricted channel width |
US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
-
1985
- 1985-11-30 JP JP60270505A patent/JPH06101551B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04112138U (ja) * | 1991-03-20 | 1992-09-29 | 株式会社東郷製作所 | モールデイング用エンドキヤツプ |
JPH056965A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びその製造方法 |
US5404034A (en) * | 1992-06-10 | 1995-04-04 | Aspec Technology, Inc. | Symmetrical multi-layer metal logic array with continuous substrate taps |
US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
EP1045446A2 (en) * | 1994-09-30 | 2000-10-18 | Yozan Inc. | MOS invertor having a constricted channel width |
EP1045446A3 (en) * | 1994-09-30 | 2000-11-15 | Yozan Inc. | MOS invertor having a constricted channel width |
JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Cmos集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH06101551B2 (ja) | 1994-12-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |