JPS60254631A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60254631A JPS60254631A JP59109426A JP10942684A JPS60254631A JP S60254631 A JPS60254631 A JP S60254631A JP 59109426 A JP59109426 A JP 59109426A JP 10942684 A JP10942684 A JP 10942684A JP S60254631 A JPS60254631 A JP S60254631A
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- channel transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスク・スライス方式を適用して作成される
半導体集積回路（ＬＳＩ）の改良に関する。
半導体集積回路（ＬＳＩ）の改良に関する。
前記マスク・スライス方式は、トランジスタのバルク部
分、例えばｐウェル拡散ｖＪ域、ｎウェル拡散領域、ゲ
ート酸化膜、多結晶シリコン膜、選択酸化膜、チャネル
・ストッパ、ｎ型或いはｐ型拡散領域などを規定のパタ
ーン（マスク）を適用して作成したウェハを予め準備し
ておき、ユーザから具体的な回路構成が示された際に、
それを実現する為に設計した特定のマスク・パターンを
用いて配線作成以降のウェハ処理を行うことに依り、特
定ユーザの要望を満たすＬＳＩを完成させる方式である
。
分、例えばｐウェル拡散ｖＪ域、ｎウェル拡散領域、ゲ
ート酸化膜、多結晶シリコン膜、選択酸化膜、チャネル
・ストッパ、ｎ型或いはｐ型拡散領域などを規定のパタ
ーン（マスク）を適用して作成したウェハを予め準備し
ておき、ユーザから具体的な回路構成が示された際に、
それを実現する為に設計した特定のマスク・パターンを
用いて配線作成以降のウェハ処理を行うことに依り、特
定ユーザの要望を満たすＬＳＩを完成させる方式である
。
この方式では、配線作成以降の処理のみで特定ＬＳＩを
作成するので、フル・カスタムＬＳＩに比較して短期間
で製品が完成され、バルク部分を形成する為の特殊パタ
ーン（マスク）を作成する必要がないので製造原価は低
度になり１．ポまた、トランジスタのパターンが決まっ
ているから聞達いが少ない等の利点がある。
作成するので、フル・カスタムＬＳＩに比較して短期間
で製品が完成され、バルク部分を形成する為の特殊パタ
ーン（マスク）を作成する必要がないので製造原価は低
度になり１．ポまた、トランジスタのパターンが決まっ
ているから聞達いが少ない等の利点がある。
ところで、ＬＳＩの集積化が進展するにつれ、一つのチ
ップに一つのシステムの全機能を盛り込んだＬＳＩを要
求するユーザが多くなってきている。
ップに一つのシステムの全機能を盛り込んだＬＳＩを要
求するユーザが多くなってきている。
このような場合、従来のゲート・アレイのようにランダ
ム・ロジック回路のみで１チツプを構成するよりも、寧
ろ、それ等と共にＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）やＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅ
ｍｏｒｙ）のような記憶回路も同時に搭載することが必
要になってくる。
ム・ロジック回路のみで１チツプを構成するよりも、寧
ろ、それ等と共にＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍｅｍｏｒｙ）やＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅ
ｍｏｒｙ）のような記憶回路も同時に搭載することが必
要になってくる。
従来の、所謂、ＣＭ ＯＳマスク・スライスは、ゲート
・アレイと呼ばれているように、バルク部分は、ランダ
ム・ロジック回路を構成するのに便利であるように作成
されている。このようなゲート・アレイに記憶回路を搭
載することは、やってできないことではないが、その場
合、著しく集積密度が低下したものしか実現できない。
・アレイと呼ばれているように、バルク部分は、ランダ
ム・ロジック回路を構成するのに便利であるように作成
されている。このようなゲート・アレイに記憶回路を搭
載することは、やってできないことではないが、その場
合、著しく集積密度が低下したものしか実現できない。
また、クロック同期方式で論理回路を制御する方式を採
る場合に多用されるトランスミッション・ゲート回路も
効率良く実現することはできない。
る場合に多用されるトランスミッション・ゲート回路も
効率良く実現することはできない。
第１３図はマスク・スライス方式を適用して形成した一
般的なＬＳＩのパターンを表す要部平面図である。
般的なＬＳＩのパターンを表す要部平面図である。
図から判るように、チップの周辺部にパッドＰＤの領域
と入力／出力（Ｉ １０）用セル１０Ｇの為のバルク・
パターンの領域とが存在し、その内側に基本セルを縦方
向に連ねて形成した基本セル列ＢＬ１．ＢＬ２・・・・
ＢＬｎが間隔をおいて並べられている。尚、基本セル列
間は配線領域となる。
と入力／出力（Ｉ １０）用セル１０Ｇの為のバルク・
パターンの領域とが存在し、その内側に基本セルを縦方
向に連ねて形成した基本セル列ＢＬ１．ＢＬ２・・・・
ＢＬｎが間隔をおいて並べられている。尚、基本セル列
間は配線領域となる。
第１４図は第１３図に於いて基本セル列を構成している
基本セルを具体的なバルク・パターンとして表した要部
平面図である。
基本セルを具体的なバルク・パターンとして表した要部
平面図である。
図に於いて、ｌはｐ型不純物拡散領域、２はｎ型不純物
拡散碩域、３Ｇ１及び３Ｇ２は多結晶シリコン・ゲート
電極、４ＣＮはｎ型基板コンタクト・パターン、４ＣＰ
はｐ型基板コンタクト・パターン、ＱＰＩ及びＱＰ２は
ｎチャネル・トランジスタ、ＱＮＩ及びＱＮ２はｎチャ
ネル・トランジスタをそれぞれ示している。尚、ｐ型不
純物拡散領域ｌはｎチャネル・トランジスタＱＰＩ及び
ＱＰ２のソース領域或いはドレイン領域を構成するもの
であり、そして、ｎ型不純物拡散領域２はｎチャネル・
トランジスタＱＮＩ及びＱＮ２のソース領域或いはドレ
イン領域を構成するものである。また、ｎチャネル・ト
ランジスタＱＰＩ及びＱＰ２でｎチャネル・トランジス
タ部分を、ｎチャネル・トランジスタＱＮＩ及びＱＮ２
でｎチャネル・トランジスタ部分をそれぞれ構成してい
る。
拡散碩域、３Ｇ１及び３Ｇ２は多結晶シリコン・ゲート
電極、４ＣＮはｎ型基板コンタクト・パターン、４ＣＰ
はｐ型基板コンタクト・パターン、ＱＰＩ及びＱＰ２は
ｎチャネル・トランジスタ、ＱＮＩ及びＱＮ２はｎチャ
ネル・トランジスタをそれぞれ示している。尚、ｐ型不
純物拡散領域ｌはｎチャネル・トランジスタＱＰＩ及び
ＱＰ２のソース領域或いはドレイン領域を構成するもの
であり、そして、ｎ型不純物拡散領域２はｎチャネル・
トランジスタＱＮＩ及びＱＮ２のソース領域或いはドレ
イン領域を構成するものである。また、ｎチャネル・ト
ランジスタＱＰＩ及びＱＰ２でｎチャネル・トランジス
タ部分を、ｎチャネル・トランジスタＱＮＩ及びＱＮ２
でｎチャネル・トランジスタ部分をそれぞれ構成してい
る。
第１５図は第１４図に関して説明した基本セルｌ要部等
価回路図である。
価回路図である。
図に於いて、ＱＰＩ及びＱＰ２はｎチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。
さて、前記説明した基本セルを用いて回路を構成するに
は、成る基本セル列に於いて縦に並ぶ基本セルのうちの
所要個を以てユニット・セルと呼ばれる小規模な回路、
例えば、２人力ＮＡＮＤ回路、２人力ＮＯＲ回路、フリ
ップ・フロップ回路などを構成し、それ等を基本セル列
間に在る配線領域にアルミニウム（ＡＮ）配線を２層に
互り形成することに依り接続して完成するものである。
は、成る基本セル列に於いて縦に並ぶ基本セルのうちの
所要個を以てユニット・セルと呼ばれる小規模な回路、
例えば、２人力ＮＡＮＤ回路、２人力ＮＯＲ回路、フリ
ップ・フロップ回路などを構成し、それ等を基本セル列
間に在る配線領域にアルミニウム（ＡＮ）配線を２層に
互り形成することに依り接続して完成するものである。
第１６図は第１４図及び第１５図に関して説明した基本
セルを２個用いて２人力ＮＡＮＤ回路とインバータ回路
を組合せた回路を構成した場合のバルク・パターンを表
す要部平面図であり、第１３図乃至第１５図に関して説
明した部分と同部分は同記号で指示しである。
セルを２個用いて２人力ＮＡＮＤ回路とインバータ回路
を組合せた回路を構成した場合のバルク・パターンを表
す要部平面図であり、第１３図乃至第１５図に関して説
明した部分と同部分は同記号で指示しである。
図に於いて、ＬＡは第１層目の、ｌ配線、ＬＢは第２層
目のＡＮ配線、ＮＡは第１層目のＡＩｌ配線ＬＡと半導
体基板のコンタクト部分（白丸：○）、ＮＢは第２層目
のＡＮ配線ＬＢと第１層目のＡＪ配線ＬＡのコンタクト
部分（二重丸；◎）、ｖａｎは正側電源レベル、ＶＳｌ
ｌは接地側電源レベルをそれぞれ示している。
目のＡＮ配線、ＮＡは第１層目のＡＩｌ配線ＬＡと半導
体基板のコンタクト部分（白丸：○）、ＮＢは第２層目
のＡＮ配線ＬＢと第１層目のＡＪ配線ＬＡのコンタクト
部分（二重丸；◎）、ｖａｎは正側電源レベル、ＶＳｌ
ｌは接地側電源レベルをそれぞれ示している。
第１７図は第１６図に示した回路の要部等価回路図であ
る。
る。
図に於いて、ＮＤは２人力ＮＡＮＤ回路、ＩＮＶはイン
バータ回路、ＡＩ及びＡ２は入力信号、Ｘは出力信号を
それぞれ示している。
バータ回路、ＡＩ及びＡ２は入力信号、Ｘは出力信号を
それぞれ示している。
第１４図及び第１５図に関して説明した基本セルは、２
人力ＮＡＮＤ或いは２人力ＮＯＲ等の論理回路を作成す
る場合には有効であるが、ＲＡＭ、ＲＯＭ１ トランス
ミッション・ゲート回路等の回路を構成する場合は、多
数を必要としたり、余剰トランジスタが多く生じたりす
る欠点がある。
人力ＮＡＮＤ或いは２人力ＮＯＲ等の論理回路を作成す
る場合には有効であるが、ＲＡＭ、ＲＯＭ１ トランス
ミッション・ゲート回路等の回路を構成する場合は、多
数を必要としたり、余剰トランジスタが多く生じたりす
る欠点がある。
例えば、ＲＡＭセルを形成するには、前記基本セルでは
４個を必要とし、しかも、使用しないトランジスタが６
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、前記基本セルでは、常に２個の組でしか
作れなかったので、必要でないトランスミッション・ゲ
ートができてしまうことが多く、無駄であった。
４個を必要とし、しかも、使用しないトランジスタが６
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、前記基本セルでは、常に２個の組でしか
作れなかったので、必要でないトランスミッション・ゲ
ートができてしまうことが多く、無駄であった。
本発明は、前記の如きマスク・スライス方式を適用して
製造されるＬＳＩを構成する為の基本セルに改良を加え
、従来可能であったＮＡＮＤ或いはＮＯＲ等の論理回路
の作成は勿論のこと、ＲＡＭ、ＲＯＭ、ｌ−ランスミッ
ション・ゲート回路等を少ない基本セル数で容易に構成
することができるように、また、余剰トランジスタが生
じないようにし、従来技術に依る場合に比較して、占有
面積を少なくしようとするものであり、更にまた、バル
ク、・パターンに若干の改変を加えることに依り、成る
種の回路を構成した場合に特性を向上できるようにする
。
製造されるＬＳＩを構成する為の基本セルに改良を加え
、従来可能であったＮＡＮＤ或いはＮＯＲ等の論理回路
の作成は勿論のこと、ＲＡＭ、ＲＯＭ、ｌ−ランスミッ
ション・ゲート回路等を少ない基本セル数で容易に構成
することができるように、また、余剰トランジスタが生
じないようにし、従来技術に依る場合に比較して、占有
面積を少なくしようとするものであり、更にまた、バル
ク、・パターンに若干の改変を加えることに依り、成る
種の回路を構成した場合に特性を向上できるようにする
。
本発明の半導体集積回路では、チャネルが一方向に並ぶ
ように配列され且つソース領域或いはドレイン領域を共
有すると共に実効ゲート幅をことにするゲート電極をそ
れぞれ独立して有する２個のｐチャネル・トランジスタ
からなるｐチャネル・トランジスタ部分、及び、チャネ
ルが前記一方向と同方向に並ぶように配列され且つソー
ス領域或いはドレイン領域を共有すると共に実効ゲート
幅を異にするゲート電極をそれぞれ独立して有する２個
のｎチャネル・トランジスタからなるｎチャネル・トラ
ンジスタ部分のそれぞれが平行に配設されてなる基本セ
ルを備えた構成、或いは、前記基本セルを二つ組合せて
基本セルとする構成を採っている。
ように配列され且つソース領域或いはドレイン領域を共
有すると共に実効ゲート幅をことにするゲート電極をそ
れぞれ独立して有する２個のｐチャネル・トランジスタ
からなるｐチャネル・トランジスタ部分、及び、チャネ
ルが前記一方向と同方向に並ぶように配列され且つソー
ス領域或いはドレイン領域を共有すると共に実効ゲート
幅を異にするゲート電極をそれぞれ独立して有する２個
のｎチャネル・トランジスタからなるｎチャネル・トラ
ンジスタ部分のそれぞれが平行に配設されてなる基本セ
ルを備えた構成、或いは、前記基本セルを二つ組合せて
基本セルとする構成を採っている。
前記構成に依ると、ｐチャネル・トランジスタ部分とｎ
チャネル・トランジスタ部分とのゲート電極はそれぞれ
分断された構成になっていて、また、ｐチャネル・トラ
ンジスタ部分を構成する２個のｐチャネル・トランジス
タは一方の実効ゲート幅が他方のそれに比較して大であ
り、そして、ｎチャネル・トランジスタ部分を構成する
２個のｎチャネル・トランジスタの各実効ゲート幅につ
いても同様な関係になっている。
チャネル・トランジスタ部分とのゲート電極はそれぞれ
分断された構成になっていて、また、ｐチャネル・トラ
ンジスタ部分を構成する２個のｐチャネル・トランジス
タは一方の実効ゲート幅が他方のそれに比較して大であ
り、そして、ｎチャネル・トランジスタ部分を構成する
２個のｎチャネル・トランジスタの各実効ゲート幅につ
いても同様な関係になっている。
従って、ＲＡＭ、、ＲＯＭ、）ランスミッション・ゲー
ト回路等を少ない基本セル数で、無駄なトランジスタが
生じないように構成することが可能であり、また、勿論
、前記従来の基本セルと同一にＮＡＮＤ或いはＮＯＲ等
の論理回路も容易に構成することができ、しかも、例え
ば、ＮＡＮＤ回路を構成した場合には立ち上がり及び立
ち下がりの特性を改善できる。
ト回路等を少ない基本セル数で、無駄なトランジスタが
生じないように構成することが可能であり、また、勿論
、前記従来の基本セルと同一にＮＡＮＤ或いはＮＯＲ等
の論理回路も容易に構成することができ、しかも、例え
ば、ＮＡＮＤ回路を構成した場合には立ち上がり及び立
ち下がりの特性を改善できる。
第１図は本発明の一実２施例を具体的なバルク・パター
ンとして表した要部平面図であり、第１３図乃至第１７
図に関して説明した部分と同部分は同記号で指示しであ
る。
ンとして表した要部平面図であり、第１３図乃至第１７
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に於いて、ＣＮはｎ型基板コンタクＨ１域、ｃｐはｐ
型基板コンタクト領域、ＧＰＩ、ＧＰ２゜ＧＮｌ、ＣＮ
２は多結晶シリコン・ゲート電極、ｗ、、ｗ、’、ｗｂ
、ｗｂ ’はトランジスタの実効ゲート幅、ＢＬＰはｐ
チャネル・トランジスタ列、ＢＬＮはｎチャネル・トラ
ンジスタ列をそれぞれ示している。尚、前記各実効ゲー
ト幅の関係は、Ｗ、＝ｗ、’ ＞ｗｂ ＝ｗｂ ’とな
っている。
型基板コンタクト領域、ＧＰＩ、ＧＰ２゜ＧＮｌ、ＣＮ
２は多結晶シリコン・ゲート電極、ｗ、、ｗ、’、ｗｂ
、ｗｂ ’はトランジスタの実効ゲート幅、ＢＬＰはｐ
チャネル・トランジスタ列、ＢＬＮはｎチャネル・トラ
ンジスタ列をそれぞれ示している。尚、前記各実効ゲー
ト幅の関係は、Ｗ、＝ｗ、’ ＞ｗｂ ＝ｗｂ ’とな
っている。
本実施例が第１４図及び第１５図に関して説明した従来
例と相違する点は、ｐチャネル・トランジスタＱＰＩ及
びＱＰ２、ｎチャネル・トランジスタＱＮＩ及びＣＮ２
のそれぞれが独立したゲート電極ＧＰＩ及びＧＰ２、Ｇ
ＮＩ及びＧＮ２を有し、且つ、ｎチャネル・トランジス
タＱＰＩの実効ゲート幅Ｗ８ ′がｎチャネル・トラン
ジスタＱＰ２の実効ゲート幅Ｗｂ ’よりも大であり、
また、ｎチャネル・トランジスタＱＮＩの実効ゲート幅
Ｗ８がｎチャネル・トランジスタＱＮ２の実効ゲート幅
Ｗｂよりも大になっていることである。 第２図は第１
図に関して説明した基本セルの要部等価回路図であり、
第２図に関して説明した部分と同部分は同記号で指示し
である。
例と相違する点は、ｐチャネル・トランジスタＱＰＩ及
びＱＰ２、ｎチャネル・トランジスタＱＮＩ及びＣＮ２
のそれぞれが独立したゲート電極ＧＰＩ及びＧＰ２、Ｇ
ＮＩ及びＧＮ２を有し、且つ、ｎチャネル・トランジス
タＱＰＩの実効ゲート幅Ｗ８ ′がｎチャネル・トラン
ジスタＱＰ２の実効ゲート幅Ｗｂ ’よりも大であり、
また、ｎチャネル・トランジスタＱＮＩの実効ゲート幅
Ｗ８がｎチャネル・トランジスタＱＮ２の実効ゲート幅
Ｗｂよりも大になっていることである。 第２図は第１
図に関して説明した基本セルの要部等価回路図であり、
第２図に関して説明した部分と同部分は同記号で指示し
である。
第１図及び第２図に関して説明した前記基本セルは、そ
の二組を組み合わせることに依り、極めて特徴ある回路
構成を得ることができる。
の二組を組み合わせることに依り、極めて特徴ある回路
構成を得ることができる。
即ち、第１６図に関して説明した従来の４トランジスタ
基本セルに比較して約３割程度の面積増加で８トランジ
スタ基本セルを構成することができ、そして、該８トラ
ンジスタ基本セルを用いると６トランジスタＲＡＭセル
を容易に構成することが可能であり、しかも、該８トラ
ンジスタ基本セルには一導電型チャネルのトランジスタ
にっき実効ゲート幅が異なる２種類のトランジスタが含
まれているので、ＮＡＮＤ、ＮＯＲ，インバータ等は特
性を異にする数種類のものを実現することができ、駆動
能力、遅延時間、雑音余裕などに関し、きめ細かに対処
し得る論理回路群を構成することができる。
基本セルに比較して約３割程度の面積増加で８トランジ
スタ基本セルを構成することができ、そして、該８トラ
ンジスタ基本セルを用いると６トランジスタＲＡＭセル
を容易に構成することが可能であり、しかも、該８トラ
ンジスタ基本セルには一導電型チャネルのトランジスタ
にっき実効ゲート幅が異なる２種類のトランジスタが含
まれているので、ＮＡＮＤ、ＮＯＲ，インバータ等は特
性を異にする数種類のものを実現することができ、駆動
能力、遅延時間、雑音余裕などに関し、きめ細かに対処
し得る論理回路群を構成することができる。
第３図は第１図に見られる基本セルを二つ組合せた８ト
ランジスタ基本セルを具体的なバルク・パターンとして
表した要部平面図であり、第１図及び第２図、第１３図
乃至第１６図に関して説明した部分と同部分は同記号で
指示しである。
ランジスタ基本セルを具体的なバルク・パターンとして
表した要部平面図であり、第１図及び第２図、第１３図
乃至第１６図に関して説明した部分と同部分は同記号で
指示しである。
図に於いて、１′はｐ型不純物拡散領域、２′はｎ型不
純物拡散領域、ＱＰＩ ’、ＱＰ２ ’はｎチャネル・
トランジスタ、ＱＮＩ ’、ＱＮ２ ’はｎチャネル・
トランジスタ、ＧＰＩ ’、ＧＰ２ ’。
純物拡散領域、ＱＰＩ ’、ＱＰ２ ’はｎチャネル・
トランジスタ、ＱＮＩ ’、ＱＮ２ ’はｎチャネル・
トランジスタ、ＧＰＩ ’、ＧＰ２ ’。
ＧＮＩ ’、ＧＮ２ ’は多結晶シリコン・ゲート電極
をそれぞれ示している。
をそれぞれ示している。
第４図は第３図に関して説明した基本セルの要部等価回
路図であり、第３図に関して説明した部分と同部分は同
記号で指示しである。
路図であり、第３図に関して説明した部分と同部分は同
記号で指示しである。
次に、前記第３図及び第４図に関して説明した基本セル
を用いて種々の回路を構成する場合を例示して解説する
。
を用いて種々の回路を構成する場合を例示して解説する
。
第５図はＮＡＮＤ回路を構成した場合のバルク・パター
ンを表す要部平面図であり、第１図乃至第４図及び第１
３図乃至第１７図に関して説明した部分と同部分は同記
号で指示しである。
ンを表す要部平面図であり、第１図乃至第４図及び第１
３図乃至第１７図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、Ｘ、及びＸ２は入力端子、Ｙは出力端子を
それぞれ示している。
それぞれ示している。
第６図は第５図に示した実施例の要部等価回路図であり
、第１図乃至第５図及び第１３図乃至第１７図に関して
説明した部分と同部分は同記号で指示しである。
、第１図乃至第５図及び第１３図乃至第１７図に関して
説明した部分と同部分は同記号で指示しである。
第５図及び第６図に示したＮＡＮＤ回路では、実効ゲー
ト幅が大であるｎチャネル・トランジスタＱＰＩ及びＱ
ＰＩ’、ｎチャネル・トランジスタＱＮＩ及びＱＮＩ’
のみを用いて回路を構成しである。
ト幅が大であるｎチャネル・トランジスタＱＰＩ及びＱ
ＰＩ’、ｎチャネル・トランジスタＱＮＩ及びＱＮＩ’
のみを用いて回路を構成しである。
ところで、この実施例に於いて、出力端子Ｙから各トラ
ンジスタを見たインピーダンスを考えると、ｎチャネル
・トランジスタＱＰＩ及びＱＰＩ’は並列であり、ｎチ
ャネル・トランジスタＱＮＩ及びＱＮＩ’は直列である
から、それぞれインピーダンスが相違し、ＮＡＮＤ回路
として、立ち上がり及び立ち下がりの特性が非対称にな
る。
ンジスタを見たインピーダンスを考えると、ｎチャネル
・トランジスタＱＰＩ及びＱＰＩ’は並列であり、ｎチ
ャネル・トランジスタＱＮＩ及びＱＮＩ’は直列である
から、それぞれインピーダンスが相違し、ＮＡＮＤ回路
として、立ち上がり及び立ち下がりの特性が非対称にな
る。
そこで、並列になっているｎチャネル・トランジスタと
して実効ゲート幅が小さい、即ち、Ｗｂ ′であるＱＰ
２及びＱＰ２’を用い、直列になっているｎチャネル・
トランジスタとしてはそのままＱＮＩ及びＱＮＩ’を用
いると、両方のインピーダンスは揃うので、立ち上がり
及び立ち下がりの特性を対称にすることができる。
して実効ゲート幅が小さい、即ち、Ｗｂ ′であるＱＰ
２及びＱＰ２’を用い、直列になっているｎチャネル・
トランジスタとしてはそのままＱＮＩ及びＱＮＩ’を用
いると、両方のインピーダンスは揃うので、立ち上がり
及び立ち下がりの特性を対称にすることができる。
第７図は前記のようにインピーダンスを揃える配慮をし
たＮＡＮＤ回路のバルク・パターンを表す要部平面図で
あり、第１図乃至第６図及び第１３図乃至第１７図に関
して説明した部分と同部分は同記号で指示しである。
たＮＡＮＤ回路のバルク・パターンを表す要部平面図で
あり、第１図乃至第６図及び第１３図乃至第１７図に関
して説明した部分と同部分は同記号で指示しである。
第８図は第７図に示した実施例の要部等価回路図であり
、第１図乃至第７図及び第１３図乃至第１７図に関して
説明した部分と同部分は同記号で指示しである。
、第１図乃至第７図及び第１３図乃至第１７図に関して
説明した部分と同部分は同記号で指示しである。
第７図及び第８図に示したＮＡＮＤ回路では、実効ゲー
ト幅が小であるｎチャネル・トランジスタＱＰ２及びＱ
Ｐ２’と実効ゲート幅が大であるｎチャネル・トランジ
スタＱＮＩ及びＱＮＩ’とを用いていることが明らかで
ある。
ト幅が小であるｎチャネル・トランジスタＱＰ２及びＱ
Ｐ２’と実効ゲート幅が大であるｎチャネル・トランジ
スタＱＮＩ及びＱＮＩ’とを用いていることが明らかで
ある。
第９図はクロック同期ゲート回路を構成１〜た場合のバ
ルク・パターンを表す要部平面図であり、第１図乃至第
８図及び第１３図乃至第１７図に関して説明した部分と
同部分は同記号で指示しである。
ルク・パターンを表す要部平面図であり、第１図乃至第
８図及び第１３図乃至第１７図に関して説明した部分と
同部分は同記号で指示しである。
図に於いて、ＣＫ及びＣＫはクロック信号及び反転クロ
ック信号の入力端子である。
ック信号の入力端子である。
第１０図は第９図に示した実施例の要部等価回路図であ
り、第１図乃至第９図及び第１３図乃至第１７図に関し
て説明した部分と同部分は同記号で指示しである。
り、第１図乃至第９図及び第１３図乃至第１７図に関し
て説明した部分と同部分は同記号で指示しである。
第９図及び第１０図に示したクロック同期ゲート回路で
は、実効ゲート幅が大きいｎチャネル・トランジスタＱ
ＰＩ及びＱＰＩ’と同じく実効ゲート幅が大きいｎチャ
ネル・トランジスタＱＮＩ及びＱＮＩ’を直列接続して
用いている。
は、実効ゲート幅が大きいｎチャネル・トランジスタＱ
ＰＩ及びＱＰＩ’と同じく実効ゲート幅が大きいｎチャ
ネル・トランジスタＱＮＩ及びＱＮＩ’を直列接続して
用いている。
第１１図は６トランジスタＲＡＭセルを構成した場合の
バルク・パターンを表す要部平面図であり、第１図乃至
第１θ図及び第１３図乃至第１７図に関して説明した部
分と同部分は同記号で指示しである。
バルク・パターンを表す要部平面図であり、第１図乃至
第１θ図及び第１３図乃至第１７図に関して説明した部
分と同部分は同記号で指示しである。
第１２図は第１１図に示した実施例の要部等価回路図で
あり、第１図乃至第１１図及び第１３図乃至第１７図に
関して説明した部分と同部分は同記号で指示しである。
あり、第１図乃至第１１図及び第１３図乃至第１７図に
関して説明した部分と同部分は同記号で指示しである。
図に於いて、ＸＢＬ及びＸＢＬ’はビット線、ＷＬはワ
ード線をそれぞれ示している。
ード線をそれぞれ示している。
第１１図及び第１２図に示した６トランジスタＲＡＭセ
ルでは、ｎチャネル・トランジスタＱＰ１′とｎチャネ
ル・トランジスタＱＮ２’とで一つのインバータを、ま
た、ｎチャネル・トランジスタＱＰＩとｎチャネル・ト
ランジスタＱＮ２とで更に一つのインバータをそれぞれ
構成し、ｎチャネル・トランジスタＱＮＩ’及びＱＮＩ
でトランスミッション・ゲートを構成している。
ルでは、ｎチャネル・トランジスタＱＰ１′とｎチャネ
ル・トランジスタＱＮ２’とで一つのインバータを、ま
た、ｎチャネル・トランジスタＱＰＩとｎチャネル・ト
ランジスタＱＮ２とで更に一つのインバータをそれぞれ
構成し、ｎチャネル・トランジスタＱＮＩ’及びＱＮＩ
でトランスミッション・ゲートを構成している。
尚、ｐ及びｎ各チャネル間が分離されて独立しているこ
とから、トランスミッション・ゲート回路は、簡単に且
つ効率良く実現できることは明らかである。
とから、トランスミッション・ゲート回路は、簡単に且
つ効率良く実現できることは明らかである。
本発明の半導体集積回路は、チャネルが一方向に並ぶよ
うに配列され且つソース領域或いはドレイン領域を共有
すると共に実効ゲート幅を異にするゲート電極をそれぞ
れ独立して有する２個のｎチャネル・トランジスタから
なるｎチャネル・トランジスタ部分、及び、チャネルが
前記一方向と同方向に並ぶように配列され且つソース領
域或いはドレイン領域を共有すると共に実効ゲート幅を
異にするゲート電極をそれぞれ独立して有する２個のｎ
チャネル・トランジスタからなるｎチャネル・トランジ
スタ部分のそれぞれが平行に配設されてなる基本セルを
備えてなる構成、或いは、該基本セルを二つ組み合わせ
て基本セルとした構成を採っている。
うに配列され且つソース領域或いはドレイン領域を共有
すると共に実効ゲート幅を異にするゲート電極をそれぞ
れ独立して有する２個のｎチャネル・トランジスタから
なるｎチャネル・トランジスタ部分、及び、チャネルが
前記一方向と同方向に並ぶように配列され且つソース領
域或いはドレイン領域を共有すると共に実効ゲート幅を
異にするゲート電極をそれぞれ独立して有する２個のｎ
チャネル・トランジスタからなるｎチャネル・トランジ
スタ部分のそれぞれが平行に配設されてなる基本セルを
備えてなる構成、或いは、該基本セルを二つ組み合わせ
て基本セルとした構成を採っている。
これ等の基本セルでは、そのなかに含まれるトランジス
タ数が４乃至８であり、そして、トランジスタ数が８で
ある基本セルは、従来のトランジスタ数が４である基本
セルに対して約３割程度の面積増加で実現され、また、
各基本セルには、ｐ及びｎ各導電型に於いて実効ゲート
幅が大であるトランジスタと小であるトランジスタが存
在してイルノで、ＲＡＭ、、ＲＯＭ、トランスミッショ
ン・ゲート回路等を少ない基本セル数で且つ無駄なトラ
ンジスタを生じないように構成することが可能であり、
更にまた、勿論、従来の基本セルと同様にＮＡＮＤ或い
はＮＯＲ等の論理回路も容易に構成することができ、し
かも、前記実効ゲート幅が相違するトランジスタが含ま
れていることがら、例えば、ＮＡＮＤ回路を構成した場
合には、立ち上がり及び立ち下がりの特性が対称となる
ように改善することもできる。
タ数が４乃至８であり、そして、トランジスタ数が８で
ある基本セルは、従来のトランジスタ数が４である基本
セルに対して約３割程度の面積増加で実現され、また、
各基本セルには、ｐ及びｎ各導電型に於いて実効ゲート
幅が大であるトランジスタと小であるトランジスタが存
在してイルノで、ＲＡＭ、、ＲＯＭ、トランスミッショ
ン・ゲート回路等を少ない基本セル数で且つ無駄なトラ
ンジスタを生じないように構成することが可能であり、
更にまた、勿論、従来の基本セルと同様にＮＡＮＤ或い
はＮＯＲ等の論理回路も容易に構成することができ、し
かも、前記実効ゲート幅が相違するトランジスタが含ま
れていることがら、例えば、ＮＡＮＤ回路を構成した場
合には、立ち上がり及び立ち下がりの特性が対称となる
ように改善することもできる。
第１図は本発明一実施例のバルク・パターンを示す要部
平面図、第２図は第１図に示した実施例の要部等価回路
図、第３図は本発明に於ける他の実施例のバルク・パタ
ーンを示す要部平面図、第４図は第３図に示した実施例
の要部等価回路図、第５図は本発明の基本セルを用いて
構成したＮＡＮＤ回路に於けるバルク・パターンを示す
要部平面図、第６図は第５図に示した実施例の要部等価
回路図、第７図は本発明の基本セルを用いて構成した他
のＮＡＮＤ回路に於けるバルク・パターンを示す要部平
面図、第８図は第７図に示した実施例の要部等価回路図
、第９図は本発明の基本セルを用いて構成したクロック
同期ゲート回路に於けるバルク・パターンを示す要部平
面図、第１０図は第９図に示した実施例の要部等価回路
図、第１１図は本発明の基本セルを用いて構成した６ト
ランジスタ列ＡＭセルに於けるバルク・パターンを示す
要部平面図、第１２図は第１１図に示した実施例の要部
等価回路図、第１３図はゲート・アレイの要部平面図、
第１４図は従来の基本セルのバルク・パターンを示す要
部平面図、第１５図は第１４図に示した基本セルの要部
等価回路図、第１６図は従来の基本セルを用いて２人力
ＮＡＮＤ回路とインバータとを構成した場合のバルク・
パターンを示す要部平面図、第１７図は第１６図に示し
た従来例の要部等価回路図をそれぞれ表している。 図に於いて、ＰＤはバンド、ＩＯＣはＩ１０セル、ＢＬ
Ｉ、ＢＬ２ ・・・・ＢＬｎは基本セル列、１及び１′
はｐ型不純物拡散領域、２及び２′はｎ型不純物拡散領
域、３Ｇ１．３Ｇ２．’ＧＰＩ。 ＣＰ２．ＧＮＩ、ＣＮ２は多結晶シリコン・ゲート電極
、ＣＮ及び４ＣＮはｎ型基板コンタクト領域、ＣＰ及び
４ＣＰはｐ型基板コンタクト領域、ＱＰＩ、ＣＰ２．Ｑ
ＰＩ’、ＱＰ２’はｐチャ・ネル・トランジスタ、ＱＮ
Ｉ、ＱＮ２．ＱＮＩ ’。 ＱＮ２’はｎチャネル・トランジスタ、ＬＡは第１層目
のＡ／Ｉ配線、ＬＢは第２層目のＡβ配線、ＮＡはＡＡ
配線ＬＡと半導体基・板とのコンタクト部分、ＮＢはＡ
Ｅ配線ＬＢ、！＝Ａ！配線ＬＡとのコンタクト部分、Ｖ
ＤＤは正側電源レベル、ＶＳＳは接地側電源レベル、Ｂ
ＬＰはｎチャネル・トランジスタ列、ＢＬＮはｎチャネ
ル・トランジスタ列、ｗ、、ｗ、’ 、ｗｂ、ｗｂ ’
はトランジスタの実効ゲート幅、Ｘ、及びＸ２は入力端
子、Ｙは出力端子、ＣＫ及びＣＫはクロック信号及び反
転クロック信号、ＸＢＬ及びＸＢＬ’はビット線、ＷＬ
はワード線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一ノ （） 第６図 第８図 第１２図 第１３図 第１４図
平面図、第２図は第１図に示した実施例の要部等価回路
図、第３図は本発明に於ける他の実施例のバルク・パタ
ーンを示す要部平面図、第４図は第３図に示した実施例
の要部等価回路図、第５図は本発明の基本セルを用いて
構成したＮＡＮＤ回路に於けるバルク・パターンを示す
要部平面図、第６図は第５図に示した実施例の要部等価
回路図、第７図は本発明の基本セルを用いて構成した他
のＮＡＮＤ回路に於けるバルク・パターンを示す要部平
面図、第８図は第７図に示した実施例の要部等価回路図
、第９図は本発明の基本セルを用いて構成したクロック
同期ゲート回路に於けるバルク・パターンを示す要部平
面図、第１０図は第９図に示した実施例の要部等価回路
図、第１１図は本発明の基本セルを用いて構成した６ト
ランジスタ列ＡＭセルに於けるバルク・パターンを示す
要部平面図、第１２図は第１１図に示した実施例の要部
等価回路図、第１３図はゲート・アレイの要部平面図、
第１４図は従来の基本セルのバルク・パターンを示す要
部平面図、第１５図は第１４図に示した基本セルの要部
等価回路図、第１６図は従来の基本セルを用いて２人力
ＮＡＮＤ回路とインバータとを構成した場合のバルク・
パターンを示す要部平面図、第１７図は第１６図に示し
た従来例の要部等価回路図をそれぞれ表している。 図に於いて、ＰＤはバンド、ＩＯＣはＩ１０セル、ＢＬ
Ｉ、ＢＬ２ ・・・・ＢＬｎは基本セル列、１及び１′
はｐ型不純物拡散領域、２及び２′はｎ型不純物拡散領
域、３Ｇ１．３Ｇ２．’ＧＰＩ。 ＣＰ２．ＧＮＩ、ＣＮ２は多結晶シリコン・ゲート電極
、ＣＮ及び４ＣＮはｎ型基板コンタクト領域、ＣＰ及び
４ＣＰはｐ型基板コンタクト領域、ＱＰＩ、ＣＰ２．Ｑ
ＰＩ’、ＱＰ２’はｐチャ・ネル・トランジスタ、ＱＮ
Ｉ、ＱＮ２．ＱＮＩ ’。 ＱＮ２’はｎチャネル・トランジスタ、ＬＡは第１層目
のＡ／Ｉ配線、ＬＢは第２層目のＡβ配線、ＮＡはＡＡ
配線ＬＡと半導体基・板とのコンタクト部分、ＮＢはＡ
Ｅ配線ＬＢ、！＝Ａ！配線ＬＡとのコンタクト部分、Ｖ
ＤＤは正側電源レベル、ＶＳＳは接地側電源レベル、Ｂ
ＬＰはｎチャネル・トランジスタ列、ＢＬＮはｎチャネ
ル・トランジスタ列、ｗ、、ｗ、’ 、ｗｂ、ｗｂ ’
はトランジスタの実効ゲート幅、Ｘ、及びＸ２は入力端
子、Ｙは出力端子、ＣＫ及びＣＫはクロック信号及び反
転クロック信号、ＸＢＬ及びＸＢＬ’はビット線、ＷＬ
はワード線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一ノ （） 第６図 第８図 第１２図 第１３図 第１４図
Claims (2)
- （１） チャネルが一方向に並ぶように配列され且つソ
ース領域或いはドレイン領域を共有すると共に実効ゲー
ト幅を異にするゲート電極をそれぞれ独立して有する２
個のｐチャネル・トランジスタからなるｐチャネル・ト
ランジスタ部分、及び、チャネルが前記一方向と同方向
に並ぶように配列され且つソース領域或いはドレイン領
域を共有すると共に実効ゲート幅を異にするゲート電極
をそれぞれ独立して有する２個のｎチャネル・トランジ
スタからなるｎチャネル・トランジスタ部分のそれぞれ
が平行に配設されてなる基本セルを備えてなることを特
徴とする半導体集積回路。 - （２）前記基本セルを二つ組合せて基本セルとした特許
請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109426A JPS60254631A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109426A JPS60254631A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254631A true JPS60254631A (ja) | 1985-12-16 |
Family
ID=14509940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109426A Pending JPS60254631A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254631A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
| JPH02303066A (ja) * | 1989-04-28 | 1990-12-17 | Internatl Business Mach Corp <Ibm> | マスタ・スライス集積回路 |
| JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
| WO1991020094A1 (en) * | 1990-06-15 | 1991-12-26 | Seiko Epson Corporation | Semiconductor device |
| JPH0496370A (ja) * | 1990-08-13 | 1992-03-27 | Kawasaki Steel Corp | Ｃｍｏｓマスタスライス |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
| JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
-
1984
- 1984-05-31 JP JP59109426A patent/JPS60254631A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
| JPH02303066A (ja) * | 1989-04-28 | 1990-12-17 | Internatl Business Mach Corp <Ibm> | マスタ・スライス集積回路 |
| JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
| WO1991020094A1 (en) * | 1990-06-15 | 1991-12-26 | Seiko Epson Corporation | Semiconductor device |
| EP0486699A1 (en) * | 1990-06-15 | 1992-05-27 | Seiko Epson Corporation | Semiconductor device |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
| JPH0496370A (ja) * | 1990-08-13 | 1992-03-27 | Kawasaki Steel Corp | Ｃｍｏｓマスタスライス |
| JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
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