JPS60254631A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60254631A JPS60254631A JP59109426A JP10942684A JPS60254631A JP S60254631 A JPS60254631 A JP S60254631A JP 59109426 A JP59109426 A JP 59109426A JP 10942684 A JP10942684 A JP 10942684A JP S60254631 A JPS60254631 A JP S60254631A
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- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスク・スライス方式を適用して作成される
半導体集積回路(LSI)の改良に関する。
半導体集積回路(LSI)の改良に関する。
前記マスク・スライス方式は、トランジスタのバルク部
分、例えばpウェル拡散vJ域、nウェル拡散領域、ゲ
ート酸化膜、多結晶シリコン膜、選択酸化膜、チャネル
・ストッパ、n型或いはp型拡散領域などを規定のパタ
ーン(マスク)を適用して作成したウェハを予め準備し
ておき、ユーザから具体的な回路構成が示された際に、
それを実現する為に設計した特定のマスク・パターンを
用いて配線作成以降のウェハ処理を行うことに依り、特
定ユーザの要望を満たすLSIを完成させる方式である
。
分、例えばpウェル拡散vJ域、nウェル拡散領域、ゲ
ート酸化膜、多結晶シリコン膜、選択酸化膜、チャネル
・ストッパ、n型或いはp型拡散領域などを規定のパタ
ーン(マスク)を適用して作成したウェハを予め準備し
ておき、ユーザから具体的な回路構成が示された際に、
それを実現する為に設計した特定のマスク・パターンを
用いて配線作成以降のウェハ処理を行うことに依り、特
定ユーザの要望を満たすLSIを完成させる方式である
。
この方式では、配線作成以降の処理のみで特定LSIを
作成するので、フル・カスタムLSIに比較して短期間
で製品が完成され、バルク部分を形成する為の特殊パタ
ーン(マスク)を作成する必要がないので製造原価は低
度になり1.ポまた、トランジスタのパターンが決まっ
ているから聞達いが少ない等の利点がある。
作成するので、フル・カスタムLSIに比較して短期間
で製品が完成され、バルク部分を形成する為の特殊パタ
ーン(マスク)を作成する必要がないので製造原価は低
度になり1.ポまた、トランジスタのパターンが決まっ
ているから聞達いが少ない等の利点がある。
ところで、LSIの集積化が進展するにつれ、一つのチ
ップに一つのシステムの全機能を盛り込んだLSIを要
求するユーザが多くなってきている。
ップに一つのシステムの全機能を盛り込んだLSIを要
求するユーザが多くなってきている。
このような場合、従来のゲート・アレイのようにランダ
ム・ロジック回路のみで1チツプを構成するよりも、寧
ろ、それ等と共にRAM(random access
memory)やROM(read only me
mory)のような記憶回路も同時に搭載することが必
要になってくる。
ム・ロジック回路のみで1チツプを構成するよりも、寧
ろ、それ等と共にRAM(random access
memory)やROM(read only me
mory)のような記憶回路も同時に搭載することが必
要になってくる。
従来の、所謂、CM OSマスク・スライスは、ゲート
・アレイと呼ばれているように、バルク部分は、ランダ
ム・ロジック回路を構成するのに便利であるように作成
されている。このようなゲート・アレイに記憶回路を搭
載することは、やってできないことではないが、その場
合、著しく集積密度が低下したものしか実現できない。
・アレイと呼ばれているように、バルク部分は、ランダ
ム・ロジック回路を構成するのに便利であるように作成
されている。このようなゲート・アレイに記憶回路を搭
載することは、やってできないことではないが、その場
合、著しく集積密度が低下したものしか実現できない。
また、クロック同期方式で論理回路を制御する方式を採
る場合に多用されるトランスミッション・ゲート回路も
効率良く実現することはできない。
る場合に多用されるトランスミッション・ゲート回路も
効率良く実現することはできない。
第13図はマスク・スライス方式を適用して形成した一
般的なLSIのパターンを表す要部平面図である。
般的なLSIのパターンを表す要部平面図である。
図から判るように、チップの周辺部にパッドPDの領域
と入力/出力(I 10)用セル10Gの為のバルク・
パターンの領域とが存在し、その内側に基本セルを縦方
向に連ねて形成した基本セル列BL1.BL2・・・・
BLnが間隔をおいて並べられている。尚、基本セル列
間は配線領域となる。
と入力/出力(I 10)用セル10Gの為のバルク・
パターンの領域とが存在し、その内側に基本セルを縦方
向に連ねて形成した基本セル列BL1.BL2・・・・
BLnが間隔をおいて並べられている。尚、基本セル列
間は配線領域となる。
第14図は第13図に於いて基本セル列を構成している
基本セルを具体的なバルク・パターンとして表した要部
平面図である。
基本セルを具体的なバルク・パターンとして表した要部
平面図である。
図に於いて、lはp型不純物拡散領域、2はn型不純物
拡散碩域、3G1及び3G2は多結晶シリコン・ゲート
電極、4CNはn型基板コンタクト・パターン、4CP
はp型基板コンタクト・パターン、QPI及びQP2は
nチャネル・トランジスタ、QNI及びQN2はnチャ
ネル・トランジスタをそれぞれ示している。尚、p型不
純物拡散領域lはnチャネル・トランジスタQPI及び
QP2のソース領域或いはドレイン領域を構成するもの
であり、そして、n型不純物拡散領域2はnチャネル・
トランジスタQNI及びQN2のソース領域或いはドレ
イン領域を構成するものである。また、nチャネル・ト
ランジスタQPI及びQP2でnチャネル・トランジス
タ部分を、nチャネル・トランジスタQNI及びQN2
でnチャネル・トランジスタ部分をそれぞれ構成してい
る。
拡散碩域、3G1及び3G2は多結晶シリコン・ゲート
電極、4CNはn型基板コンタクト・パターン、4CP
はp型基板コンタクト・パターン、QPI及びQP2は
nチャネル・トランジスタ、QNI及びQN2はnチャ
ネル・トランジスタをそれぞれ示している。尚、p型不
純物拡散領域lはnチャネル・トランジスタQPI及び
QP2のソース領域或いはドレイン領域を構成するもの
であり、そして、n型不純物拡散領域2はnチャネル・
トランジスタQNI及びQN2のソース領域或いはドレ
イン領域を構成するものである。また、nチャネル・ト
ランジスタQPI及びQP2でnチャネル・トランジス
タ部分を、nチャネル・トランジスタQNI及びQN2
でnチャネル・トランジスタ部分をそれぞれ構成してい
る。
第15図は第14図に関して説明した基本セルl要部等
価回路図である。
価回路図である。
図に於いて、QPI及びQP2はnチャネル・トランジ
スタ、QNI及びQN2はnチャネル・トランジスタを
それぞれ示している。
スタ、QNI及びQN2はnチャネル・トランジスタを
それぞれ示している。
さて、前記説明した基本セルを用いて回路を構成するに
は、成る基本セル列に於いて縦に並ぶ基本セルのうちの
所要個を以てユニット・セルと呼ばれる小規模な回路、
例えば、2人力NAND回路、2人力NOR回路、フリ
ップ・フロップ回路などを構成し、それ等を基本セル列
間に在る配線領域にアルミニウム(AN)配線を2層に
互り形成することに依り接続して完成するものである。
は、成る基本セル列に於いて縦に並ぶ基本セルのうちの
所要個を以てユニット・セルと呼ばれる小規模な回路、
例えば、2人力NAND回路、2人力NOR回路、フリ
ップ・フロップ回路などを構成し、それ等を基本セル列
間に在る配線領域にアルミニウム(AN)配線を2層に
互り形成することに依り接続して完成するものである。
第16図は第14図及び第15図に関して説明した基本
セルを2個用いて2人力NAND回路とインバータ回路
を組合せた回路を構成した場合のバルク・パターンを表
す要部平面図であり、第13図乃至第15図に関して説
明した部分と同部分は同記号で指示しである。
セルを2個用いて2人力NAND回路とインバータ回路
を組合せた回路を構成した場合のバルク・パターンを表
す要部平面図であり、第13図乃至第15図に関して説
明した部分と同部分は同記号で指示しである。
図に於いて、LAは第1層目の、l配線、LBは第2層
目のAN配線、NAは第1層目のAIl配線LAと半導
体基板のコンタクト部分(白丸:○)、NBは第2層目
のAN配線LBと第1層目のAJ配線LAのコンタクト
部分(二重丸;◎)、vanは正側電源レベル、VSl
lは接地側電源レベルをそれぞれ示している。
目のAN配線、NAは第1層目のAIl配線LAと半導
体基板のコンタクト部分(白丸:○)、NBは第2層目
のAN配線LBと第1層目のAJ配線LAのコンタクト
部分(二重丸;◎)、vanは正側電源レベル、VSl
lは接地側電源レベルをそれぞれ示している。
第17図は第16図に示した回路の要部等価回路図であ
る。
る。
図に於いて、NDは2人力NAND回路、INVはイン
バータ回路、AI及びA2は入力信号、Xは出力信号を
それぞれ示している。
バータ回路、AI及びA2は入力信号、Xは出力信号を
それぞれ示している。
第14図及び第15図に関して説明した基本セルは、2
人力NAND或いは2人力NOR等の論理回路を作成す
る場合には有効であるが、RAM、ROM1 トランス
ミッション・ゲート回路等の回路を構成する場合は、多
数を必要としたり、余剰トランジスタが多く生じたりす
る欠点がある。
人力NAND或いは2人力NOR等の論理回路を作成す
る場合には有効であるが、RAM、ROM1 トランス
ミッション・ゲート回路等の回路を構成する場合は、多
数を必要としたり、余剰トランジスタが多く生じたりす
る欠点がある。
例えば、RAMセルを形成するには、前記基本セルでは
4個を必要とし、しかも、使用しないトランジスタが6
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、前記基本セルでは、常に2個の組でしか
作れなかったので、必要でないトランスミッション・ゲ
ートができてしまうことが多く、無駄であった。
4個を必要とし、しかも、使用しないトランジスタが6
個も生ずる。また、トランスミッション・ゲート回路を
形成する場合、前記基本セルでは、常に2個の組でしか
作れなかったので、必要でないトランスミッション・ゲ
ートができてしまうことが多く、無駄であった。
本発明は、前記の如きマスク・スライス方式を適用して
製造されるLSIを構成する為の基本セルに改良を加え
、従来可能であったNAND或いはNOR等の論理回路
の作成は勿論のこと、RAM、ROM、l−ランスミッ
ション・ゲート回路等を少ない基本セル数で容易に構成
することができるように、また、余剰トランジスタが生
じないようにし、従来技術に依る場合に比較して、占有
面積を少なくしようとするものであり、更にまた、バル
ク、・パターンに若干の改変を加えることに依り、成る
種の回路を構成した場合に特性を向上できるようにする
。
製造されるLSIを構成する為の基本セルに改良を加え
、従来可能であったNAND或いはNOR等の論理回路
の作成は勿論のこと、RAM、ROM、l−ランスミッ
ション・ゲート回路等を少ない基本セル数で容易に構成
することができるように、また、余剰トランジスタが生
じないようにし、従来技術に依る場合に比較して、占有
面積を少なくしようとするものであり、更にまた、バル
ク、・パターンに若干の改変を加えることに依り、成る
種の回路を構成した場合に特性を向上できるようにする
。
本発明の半導体集積回路では、チャネルが一方向に並ぶ
ように配列され且つソース領域或いはドレイン領域を共
有すると共に実効ゲート幅をことにするゲート電極をそ
れぞれ独立して有する2個のpチャネル・トランジスタ
からなるpチャネル・トランジスタ部分、及び、チャネ
ルが前記一方向と同方向に並ぶように配列され且つソー
ス領域或いはドレイン領域を共有すると共に実効ゲート
幅を異にするゲート電極をそれぞれ独立して有する2個
のnチャネル・トランジスタからなるnチャネル・トラ
ンジスタ部分のそれぞれが平行に配設されてなる基本セ
ルを備えた構成、或いは、前記基本セルを二つ組合せて
基本セルとする構成を採っている。
ように配列され且つソース領域或いはドレイン領域を共
有すると共に実効ゲート幅をことにするゲート電極をそ
れぞれ独立して有する2個のpチャネル・トランジスタ
からなるpチャネル・トランジスタ部分、及び、チャネ
ルが前記一方向と同方向に並ぶように配列され且つソー
ス領域或いはドレイン領域を共有すると共に実効ゲート
幅を異にするゲート電極をそれぞれ独立して有する2個
のnチャネル・トランジスタからなるnチャネル・トラ
ンジスタ部分のそれぞれが平行に配設されてなる基本セ
ルを備えた構成、或いは、前記基本セルを二つ組合せて
基本セルとする構成を採っている。
前記構成に依ると、pチャネル・トランジスタ部分とn
チャネル・トランジスタ部分とのゲート電極はそれぞれ
分断された構成になっていて、また、pチャネル・トラ
ンジスタ部分を構成する2個のpチャネル・トランジス
タは一方の実効ゲート幅が他方のそれに比較して大であ
り、そして、nチャネル・トランジスタ部分を構成する
2個のnチャネル・トランジスタの各実効ゲート幅につ
いても同様な関係になっている。
チャネル・トランジスタ部分とのゲート電極はそれぞれ
分断された構成になっていて、また、pチャネル・トラ
ンジスタ部分を構成する2個のpチャネル・トランジス
タは一方の実効ゲート幅が他方のそれに比較して大であ
り、そして、nチャネル・トランジスタ部分を構成する
2個のnチャネル・トランジスタの各実効ゲート幅につ
いても同様な関係になっている。
従って、RAM、、ROM、)ランスミッション・ゲー
ト回路等を少ない基本セル数で、無駄なトランジスタが
生じないように構成することが可能であり、また、勿論
、前記従来の基本セルと同一にNAND或いはNOR等
の論理回路も容易に構成することができ、しかも、例え
ば、NAND回路を構成した場合には立ち上がり及び立
ち下がりの特性を改善できる。
ト回路等を少ない基本セル数で、無駄なトランジスタが
生じないように構成することが可能であり、また、勿論
、前記従来の基本セルと同一にNAND或いはNOR等
の論理回路も容易に構成することができ、しかも、例え
ば、NAND回路を構成した場合には立ち上がり及び立
ち下がりの特性を改善できる。
第1図は本発明の一実2施例を具体的なバルク・パター
ンとして表した要部平面図であり、第13図乃至第17
図に関して説明した部分と同部分は同記号で指示しであ
る。
ンとして表した要部平面図であり、第13図乃至第17
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に於いて、CNはn型基板コンタクH1域、cpはp
型基板コンタクト領域、GPI、GP2゜GNl、CN
2は多結晶シリコン・ゲート電極、w、、w、’、wb
、wb ’はトランジスタの実効ゲート幅、BLPはp
チャネル・トランジスタ列、BLNはnチャネル・トラ
ンジスタ列をそれぞれ示している。尚、前記各実効ゲー
ト幅の関係は、W、=w、’ >wb =wb ’とな
っている。
型基板コンタクト領域、GPI、GP2゜GNl、CN
2は多結晶シリコン・ゲート電極、w、、w、’、wb
、wb ’はトランジスタの実効ゲート幅、BLPはp
チャネル・トランジスタ列、BLNはnチャネル・トラ
ンジスタ列をそれぞれ示している。尚、前記各実効ゲー
ト幅の関係は、W、=w、’ >wb =wb ’とな
っている。
本実施例が第14図及び第15図に関して説明した従来
例と相違する点は、pチャネル・トランジスタQPI及
びQP2、nチャネル・トランジスタQNI及びCN2
のそれぞれが独立したゲート電極GPI及びGP2、G
NI及びGN2を有し、且つ、nチャネル・トランジス
タQPIの実効ゲート幅W8 ′がnチャネル・トラン
ジスタQP2の実効ゲート幅Wb ’よりも大であり、
また、nチャネル・トランジスタQNIの実効ゲート幅
W8がnチャネル・トランジスタQN2の実効ゲート幅
Wbよりも大になっていることである。 第2図は第1
図に関して説明した基本セルの要部等価回路図であり、
第2図に関して説明した部分と同部分は同記号で指示し
である。
例と相違する点は、pチャネル・トランジスタQPI及
びQP2、nチャネル・トランジスタQNI及びCN2
のそれぞれが独立したゲート電極GPI及びGP2、G
NI及びGN2を有し、且つ、nチャネル・トランジス
タQPIの実効ゲート幅W8 ′がnチャネル・トラン
ジスタQP2の実効ゲート幅Wb ’よりも大であり、
また、nチャネル・トランジスタQNIの実効ゲート幅
W8がnチャネル・トランジスタQN2の実効ゲート幅
Wbよりも大になっていることである。 第2図は第1
図に関して説明した基本セルの要部等価回路図であり、
第2図に関して説明した部分と同部分は同記号で指示し
である。
第1図及び第2図に関して説明した前記基本セルは、そ
の二組を組み合わせることに依り、極めて特徴ある回路
構成を得ることができる。
の二組を組み合わせることに依り、極めて特徴ある回路
構成を得ることができる。
即ち、第16図に関して説明した従来の4トランジスタ
基本セルに比較して約3割程度の面積増加で8トランジ
スタ基本セルを構成することができ、そして、該8トラ
ンジスタ基本セルを用いると6トランジスタRAMセル
を容易に構成することが可能であり、しかも、該8トラ
ンジスタ基本セルには一導電型チャネルのトランジスタ
にっき実効ゲート幅が異なる2種類のトランジスタが含
まれているので、NAND、NOR,インバータ等は特
性を異にする数種類のものを実現することができ、駆動
能力、遅延時間、雑音余裕などに関し、きめ細かに対処
し得る論理回路群を構成することができる。
基本セルに比較して約3割程度の面積増加で8トランジ
スタ基本セルを構成することができ、そして、該8トラ
ンジスタ基本セルを用いると6トランジスタRAMセル
を容易に構成することが可能であり、しかも、該8トラ
ンジスタ基本セルには一導電型チャネルのトランジスタ
にっき実効ゲート幅が異なる2種類のトランジスタが含
まれているので、NAND、NOR,インバータ等は特
性を異にする数種類のものを実現することができ、駆動
能力、遅延時間、雑音余裕などに関し、きめ細かに対処
し得る論理回路群を構成することができる。
第3図は第1図に見られる基本セルを二つ組合せた8ト
ランジスタ基本セルを具体的なバルク・パターンとして
表した要部平面図であり、第1図及び第2図、第13図
乃至第16図に関して説明した部分と同部分は同記号で
指示しである。
ランジスタ基本セルを具体的なバルク・パターンとして
表した要部平面図であり、第1図及び第2図、第13図
乃至第16図に関して説明した部分と同部分は同記号で
指示しである。
図に於いて、1′はp型不純物拡散領域、2′はn型不
純物拡散領域、QPI ’、QP2 ’はnチャネル・
トランジスタ、QNI ’、QN2 ’はnチャネル・
トランジスタ、GPI ’、GP2 ’。
純物拡散領域、QPI ’、QP2 ’はnチャネル・
トランジスタ、QNI ’、QN2 ’はnチャネル・
トランジスタ、GPI ’、GP2 ’。
GNI ’、GN2 ’は多結晶シリコン・ゲート電極
をそれぞれ示している。
をそれぞれ示している。
第4図は第3図に関して説明した基本セルの要部等価回
路図であり、第3図に関して説明した部分と同部分は同
記号で指示しである。
路図であり、第3図に関して説明した部分と同部分は同
記号で指示しである。
次に、前記第3図及び第4図に関して説明した基本セル
を用いて種々の回路を構成する場合を例示して解説する
。
を用いて種々の回路を構成する場合を例示して解説する
。
第5図はNAND回路を構成した場合のバルク・パター
ンを表す要部平面図であり、第1図乃至第4図及び第1
3図乃至第17図に関して説明した部分と同部分は同記
号で指示しである。
ンを表す要部平面図であり、第1図乃至第4図及び第1
3図乃至第17図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、X、及びX2は入力端子、Yは出力端子を
それぞれ示している。
それぞれ示している。
第6図は第5図に示した実施例の要部等価回路図であり
、第1図乃至第5図及び第13図乃至第17図に関して
説明した部分と同部分は同記号で指示しである。
、第1図乃至第5図及び第13図乃至第17図に関して
説明した部分と同部分は同記号で指示しである。
第5図及び第6図に示したNAND回路では、実効ゲー
ト幅が大であるnチャネル・トランジスタQPI及びQ
PI’、nチャネル・トランジスタQNI及びQNI’
のみを用いて回路を構成しである。
ト幅が大であるnチャネル・トランジスタQPI及びQ
PI’、nチャネル・トランジスタQNI及びQNI’
のみを用いて回路を構成しである。
ところで、この実施例に於いて、出力端子Yから各トラ
ンジスタを見たインピーダンスを考えると、nチャネル
・トランジスタQPI及びQPI’は並列であり、nチ
ャネル・トランジスタQNI及びQNI’は直列である
から、それぞれインピーダンスが相違し、NAND回路
として、立ち上がり及び立ち下がりの特性が非対称にな
る。
ンジスタを見たインピーダンスを考えると、nチャネル
・トランジスタQPI及びQPI’は並列であり、nチ
ャネル・トランジスタQNI及びQNI’は直列である
から、それぞれインピーダンスが相違し、NAND回路
として、立ち上がり及び立ち下がりの特性が非対称にな
る。
そこで、並列になっているnチャネル・トランジスタと
して実効ゲート幅が小さい、即ち、Wb ′であるQP
2及びQP2’を用い、直列になっているnチャネル・
トランジスタとしてはそのままQNI及びQNI’を用
いると、両方のインピーダンスは揃うので、立ち上がり
及び立ち下がりの特性を対称にすることができる。
して実効ゲート幅が小さい、即ち、Wb ′であるQP
2及びQP2’を用い、直列になっているnチャネル・
トランジスタとしてはそのままQNI及びQNI’を用
いると、両方のインピーダンスは揃うので、立ち上がり
及び立ち下がりの特性を対称にすることができる。
第7図は前記のようにインピーダンスを揃える配慮をし
たNAND回路のバルク・パターンを表す要部平面図で
あり、第1図乃至第6図及び第13図乃至第17図に関
して説明した部分と同部分は同記号で指示しである。
たNAND回路のバルク・パターンを表す要部平面図で
あり、第1図乃至第6図及び第13図乃至第17図に関
して説明した部分と同部分は同記号で指示しである。
第8図は第7図に示した実施例の要部等価回路図であり
、第1図乃至第7図及び第13図乃至第17図に関して
説明した部分と同部分は同記号で指示しである。
、第1図乃至第7図及び第13図乃至第17図に関して
説明した部分と同部分は同記号で指示しである。
第7図及び第8図に示したNAND回路では、実効ゲー
ト幅が小であるnチャネル・トランジスタQP2及びQ
P2’と実効ゲート幅が大であるnチャネル・トランジ
スタQNI及びQNI’とを用いていることが明らかで
ある。
ト幅が小であるnチャネル・トランジスタQP2及びQ
P2’と実効ゲート幅が大であるnチャネル・トランジ
スタQNI及びQNI’とを用いていることが明らかで
ある。
第9図はクロック同期ゲート回路を構成1〜た場合のバ
ルク・パターンを表す要部平面図であり、第1図乃至第
8図及び第13図乃至第17図に関して説明した部分と
同部分は同記号で指示しである。
ルク・パターンを表す要部平面図であり、第1図乃至第
8図及び第13図乃至第17図に関して説明した部分と
同部分は同記号で指示しである。
図に於いて、CK及びCKはクロック信号及び反転クロ
ック信号の入力端子である。
ック信号の入力端子である。
第10図は第9図に示した実施例の要部等価回路図であ
り、第1図乃至第9図及び第13図乃至第17図に関し
て説明した部分と同部分は同記号で指示しである。
り、第1図乃至第9図及び第13図乃至第17図に関し
て説明した部分と同部分は同記号で指示しである。
第9図及び第10図に示したクロック同期ゲート回路で
は、実効ゲート幅が大きいnチャネル・トランジスタQ
PI及びQPI’と同じく実効ゲート幅が大きいnチャ
ネル・トランジスタQNI及びQNI’を直列接続して
用いている。
は、実効ゲート幅が大きいnチャネル・トランジスタQ
PI及びQPI’と同じく実効ゲート幅が大きいnチャ
ネル・トランジスタQNI及びQNI’を直列接続して
用いている。
第11図は6トランジスタRAMセルを構成した場合の
バルク・パターンを表す要部平面図であり、第1図乃至
第1θ図及び第13図乃至第17図に関して説明した部
分と同部分は同記号で指示しである。
バルク・パターンを表す要部平面図であり、第1図乃至
第1θ図及び第13図乃至第17図に関して説明した部
分と同部分は同記号で指示しである。
第12図は第11図に示した実施例の要部等価回路図で
あり、第1図乃至第11図及び第13図乃至第17図に
関して説明した部分と同部分は同記号で指示しである。
あり、第1図乃至第11図及び第13図乃至第17図に
関して説明した部分と同部分は同記号で指示しである。
図に於いて、XBL及びXBL’はビット線、WLはワ
ード線をそれぞれ示している。
ード線をそれぞれ示している。
第11図及び第12図に示した6トランジスタRAMセ
ルでは、nチャネル・トランジスタQP1′とnチャネ
ル・トランジスタQN2’とで一つのインバータを、ま
た、nチャネル・トランジスタQPIとnチャネル・ト
ランジスタQN2とで更に一つのインバータをそれぞれ
構成し、nチャネル・トランジスタQNI’及びQNI
でトランスミッション・ゲートを構成している。
ルでは、nチャネル・トランジスタQP1′とnチャネ
ル・トランジスタQN2’とで一つのインバータを、ま
た、nチャネル・トランジスタQPIとnチャネル・ト
ランジスタQN2とで更に一つのインバータをそれぞれ
構成し、nチャネル・トランジスタQNI’及びQNI
でトランスミッション・ゲートを構成している。
尚、p及びn各チャネル間が分離されて独立しているこ
とから、トランスミッション・ゲート回路は、簡単に且
つ効率良く実現できることは明らかである。
とから、トランスミッション・ゲート回路は、簡単に且
つ効率良く実現できることは明らかである。
本発明の半導体集積回路は、チャネルが一方向に並ぶよ
うに配列され且つソース領域或いはドレイン領域を共有
すると共に実効ゲート幅を異にするゲート電極をそれぞ
れ独立して有する2個のnチャネル・トランジスタから
なるnチャネル・トランジスタ部分、及び、チャネルが
前記一方向と同方向に並ぶように配列され且つソース領
域或いはドレイン領域を共有すると共に実効ゲート幅を
異にするゲート電極をそれぞれ独立して有する2個のn
チャネル・トランジスタからなるnチャネル・トランジ
スタ部分のそれぞれが平行に配設されてなる基本セルを
備えてなる構成、或いは、該基本セルを二つ組み合わせ
て基本セルとした構成を採っている。
うに配列され且つソース領域或いはドレイン領域を共有
すると共に実効ゲート幅を異にするゲート電極をそれぞ
れ独立して有する2個のnチャネル・トランジスタから
なるnチャネル・トランジスタ部分、及び、チャネルが
前記一方向と同方向に並ぶように配列され且つソース領
域或いはドレイン領域を共有すると共に実効ゲート幅を
異にするゲート電極をそれぞれ独立して有する2個のn
チャネル・トランジスタからなるnチャネル・トランジ
スタ部分のそれぞれが平行に配設されてなる基本セルを
備えてなる構成、或いは、該基本セルを二つ組み合わせ
て基本セルとした構成を採っている。
これ等の基本セルでは、そのなかに含まれるトランジス
タ数が4乃至8であり、そして、トランジスタ数が8で
ある基本セルは、従来のトランジスタ数が4である基本
セルに対して約3割程度の面積増加で実現され、また、
各基本セルには、p及びn各導電型に於いて実効ゲート
幅が大であるトランジスタと小であるトランジスタが存
在してイルノで、RAM、、ROM、トランスミッショ
ン・ゲート回路等を少ない基本セル数で且つ無駄なトラ
ンジスタを生じないように構成することが可能であり、
更にまた、勿論、従来の基本セルと同様にNAND或い
はNOR等の論理回路も容易に構成することができ、し
かも、前記実効ゲート幅が相違するトランジスタが含ま
れていることがら、例えば、NAND回路を構成した場
合には、立ち上がり及び立ち下がりの特性が対称となる
ように改善することもできる。
タ数が4乃至8であり、そして、トランジスタ数が8で
ある基本セルは、従来のトランジスタ数が4である基本
セルに対して約3割程度の面積増加で実現され、また、
各基本セルには、p及びn各導電型に於いて実効ゲート
幅が大であるトランジスタと小であるトランジスタが存
在してイルノで、RAM、、ROM、トランスミッショ
ン・ゲート回路等を少ない基本セル数で且つ無駄なトラ
ンジスタを生じないように構成することが可能であり、
更にまた、勿論、従来の基本セルと同様にNAND或い
はNOR等の論理回路も容易に構成することができ、し
かも、前記実効ゲート幅が相違するトランジスタが含ま
れていることがら、例えば、NAND回路を構成した場
合には、立ち上がり及び立ち下がりの特性が対称となる
ように改善することもできる。
第1図は本発明一実施例のバルク・パターンを示す要部
平面図、第2図は第1図に示した実施例の要部等価回路
図、第3図は本発明に於ける他の実施例のバルク・パタ
ーンを示す要部平面図、第4図は第3図に示した実施例
の要部等価回路図、第5図は本発明の基本セルを用いて
構成したNAND回路に於けるバルク・パターンを示す
要部平面図、第6図は第5図に示した実施例の要部等価
回路図、第7図は本発明の基本セルを用いて構成した他
のNAND回路に於けるバルク・パターンを示す要部平
面図、第8図は第7図に示した実施例の要部等価回路図
、第9図は本発明の基本セルを用いて構成したクロック
同期ゲート回路に於けるバルク・パターンを示す要部平
面図、第10図は第9図に示した実施例の要部等価回路
図、第11図は本発明の基本セルを用いて構成した6ト
ランジスタ列AMセルに於けるバルク・パターンを示す
要部平面図、第12図は第11図に示した実施例の要部
等価回路図、第13図はゲート・アレイの要部平面図、
第14図は従来の基本セルのバルク・パターンを示す要
部平面図、第15図は第14図に示した基本セルの要部
等価回路図、第16図は従来の基本セルを用いて2人力
NAND回路とインバータとを構成した場合のバルク・
パターンを示す要部平面図、第17図は第16図に示し
た従来例の要部等価回路図をそれぞれ表している。 図に於いて、PDはバンド、IOCはI10セル、BL
I、BL2 ・・・・BLnは基本セル列、1及び1′
はp型不純物拡散領域、2及び2′はn型不純物拡散領
域、3G1.3G2.’GPI。 CP2.GNI、CN2は多結晶シリコン・ゲート電極
、CN及び4CNはn型基板コンタクト領域、CP及び
4CPはp型基板コンタクト領域、QPI、CP2.Q
PI’、QP2’はpチャ・ネル・トランジスタ、QN
I、QN2.QNI ’。 QN2’はnチャネル・トランジスタ、LAは第1層目
のA/I配線、LBは第2層目のAβ配線、NAはAA
配線LAと半導体基・板とのコンタクト部分、NBはA
E配線LB、!=A!配線LAとのコンタクト部分、V
DDは正側電源レベル、VSSは接地側電源レベル、B
LPはnチャネル・トランジスタ列、BLNはnチャネ
ル・トランジスタ列、w、、w、’ 、wb、wb ’
はトランジスタの実効ゲート幅、X、及びX2は入力端
子、Yは出力端子、CK及びCKはクロック信号及び反
転クロック信号、XBL及びXBL’はビット線、WL
はワード線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一ノ () 第6図 第8図 第12図 第13図 第14図
平面図、第2図は第1図に示した実施例の要部等価回路
図、第3図は本発明に於ける他の実施例のバルク・パタ
ーンを示す要部平面図、第4図は第3図に示した実施例
の要部等価回路図、第5図は本発明の基本セルを用いて
構成したNAND回路に於けるバルク・パターンを示す
要部平面図、第6図は第5図に示した実施例の要部等価
回路図、第7図は本発明の基本セルを用いて構成した他
のNAND回路に於けるバルク・パターンを示す要部平
面図、第8図は第7図に示した実施例の要部等価回路図
、第9図は本発明の基本セルを用いて構成したクロック
同期ゲート回路に於けるバルク・パターンを示す要部平
面図、第10図は第9図に示した実施例の要部等価回路
図、第11図は本発明の基本セルを用いて構成した6ト
ランジスタ列AMセルに於けるバルク・パターンを示す
要部平面図、第12図は第11図に示した実施例の要部
等価回路図、第13図はゲート・アレイの要部平面図、
第14図は従来の基本セルのバルク・パターンを示す要
部平面図、第15図は第14図に示した基本セルの要部
等価回路図、第16図は従来の基本セルを用いて2人力
NAND回路とインバータとを構成した場合のバルク・
パターンを示す要部平面図、第17図は第16図に示し
た従来例の要部等価回路図をそれぞれ表している。 図に於いて、PDはバンド、IOCはI10セル、BL
I、BL2 ・・・・BLnは基本セル列、1及び1′
はp型不純物拡散領域、2及び2′はn型不純物拡散領
域、3G1.3G2.’GPI。 CP2.GNI、CN2は多結晶シリコン・ゲート電極
、CN及び4CNはn型基板コンタクト領域、CP及び
4CPはp型基板コンタクト領域、QPI、CP2.Q
PI’、QP2’はpチャ・ネル・トランジスタ、QN
I、QN2.QNI ’。 QN2’はnチャネル・トランジスタ、LAは第1層目
のA/I配線、LBは第2層目のAβ配線、NAはAA
配線LAと半導体基・板とのコンタクト部分、NBはA
E配線LB、!=A!配線LAとのコンタクト部分、V
DDは正側電源レベル、VSSは接地側電源レベル、B
LPはnチャネル・トランジスタ列、BLNはnチャネ
ル・トランジスタ列、w、、w、’ 、wb、wb ’
はトランジスタの実効ゲート幅、X、及びX2は入力端
子、Yは出力端子、CK及びCKはクロック信号及び反
転クロック信号、XBL及びXBL’はビット線、WL
はワード線をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 一ノ () 第6図 第8図 第12図 第13図 第14図
Claims (2)
- (1) チャネルが一方向に並ぶように配列され且つソ
ース領域或いはドレイン領域を共有すると共に実効ゲー
ト幅を異にするゲート電極をそれぞれ独立して有する2
個のpチャネル・トランジスタからなるpチャネル・ト
ランジスタ部分、及び、チャネルが前記一方向と同方向
に並ぶように配列され且つソース領域或いはドレイン領
域を共有すると共に実効ゲート幅を異にするゲート電極
をそれぞれ独立して有する2個のnチャネル・トランジ
スタからなるnチャネル・トランジスタ部分のそれぞれ
が平行に配設されてなる基本セルを備えてなることを特
徴とする半導体集積回路。 - (2)前記基本セルを二つ組合せて基本セルとした特許
請求の範囲第1項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59109426A JPS60254631A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59109426A JPS60254631A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60254631A true JPS60254631A (ja) | 1985-12-16 |
Family
ID=14509940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59109426A Pending JPS60254631A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60254631A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Cmos集積回路装置 |
JPH02303066A (ja) * | 1989-04-28 | 1990-12-17 | Internatl Business Mach Corp <Ibm> | マスタ・スライス集積回路 |
JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
WO1991020094A1 (en) * | 1990-06-15 | 1991-12-26 | Seiko Epson Corporation | Semiconductor device |
JPH0496370A (ja) * | 1990-08-13 | 1992-03-27 | Kawasaki Steel Corp | Cmosマスタスライス |
US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Cmos集積回路装置 |
-
1984
- 1984-05-31 JP JP59109426A patent/JPS60254631A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0193144A (ja) * | 1987-10-05 | 1989-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Cmos集積回路装置 |
JPH02303066A (ja) * | 1989-04-28 | 1990-12-17 | Internatl Business Mach Corp <Ibm> | マスタ・スライス集積回路 |
JPH02309673A (ja) * | 1989-05-24 | 1990-12-25 | Nec Corp | 半導体集積回路 |
WO1991020094A1 (en) * | 1990-06-15 | 1991-12-26 | Seiko Epson Corporation | Semiconductor device |
EP0486699A1 (en) * | 1990-06-15 | 1992-05-27 | Seiko Epson Corporation | Semiconductor device |
US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
JPH0496370A (ja) * | 1990-08-13 | 1992-03-27 | Kawasaki Steel Corp | Cmosマスタスライス |
JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Cmos集積回路装置 |
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