JPH0459712B2 - - Google Patents
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- JPH0459712B2 JPH0459712B2 JP58004162A JP416283A JPH0459712B2 JP H0459712 B2 JPH0459712 B2 JP H0459712B2 JP 58004162 A JP58004162 A JP 58004162A JP 416283 A JP416283 A JP 416283A JP H0459712 B2 JPH0459712 B2 JP H0459712B2
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- Japan
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- selection means
- data line
- lines
- semiconductor memory
- switches
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Links
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- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリ装置、特に、高Ｓ／Ｎ
化ならびに高速化に好適な半導体メモリ装置に関
する。
化ならびに高速化に好適な半導体メモリ装置に関
する。
従来Ｓ／Ｎ化を達成する手段として、例えば特
願昭56−81042がある。すなわち、第１図に示す
ように、第１の１本のデータ線を複数個、たとえ
ばD00，D01，D02，D03あるいはD10，D11，D12，
D13に分割し、これらの分割されたデータ線と、
スイツチSW00などを介してて第２のデータ線
Ｉ／Ｏ（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ
（３）とでデータの授受を行う方式である。この
方式では、第１のデータ線が細分化されるため
に、その分だけメモリセルからみた負荷容量が小
さくなり高Ｓ／Ｎ化あるいは高速化が可能とな
る。しかし本方式は、第２のデータ線Ｉ／Ｏ
（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ（３）に
は多数のスイツチに関係する多数のトランジスタ
が接続されるので、これら第２のデータ線の負荷
容量が大になるので高Ｓ／Ｎ化、高速化には限界
がある。
願昭56−81042がある。すなわち、第１図に示す
ように、第１の１本のデータ線を複数個、たとえ
ばD00，D01，D02，D03あるいはD10，D11，D12，
D13に分割し、これらの分割されたデータ線と、
スイツチSW00などを介してて第２のデータ線
Ｉ／Ｏ（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ
（３）とでデータの授受を行う方式である。この
方式では、第１のデータ線が細分化されるため
に、その分だけメモリセルからみた負荷容量が小
さくなり高Ｓ／Ｎ化あるいは高速化が可能とな
る。しかし本方式は、第２のデータ線Ｉ／Ｏ
（０），Ｉ／Ｏ（１），Ｉ／Ｏ（２），Ｉ／Ｏ（３）に
は多数のスイツチに関係する多数のトランジスタ
が接続されるので、これら第２のデータ線の負荷
容量が大になるので高Ｓ／Ｎ化、高速化には限界
がある。
なお、Ｗはワードライン、XDEC・DRおよび
YDEC・DRはＸデコーダと駆動動回路およびＹ
デコーダと駆動回路、RWCはリードラインコン
トローラ、MCはメモリセル、WEはライトイネ
ーブル信号、Diは入力データ、Dputは出力データ
を示す。以下の付号についても同様である。
YDEC・DRはＸデコーダと駆動動回路およびＹ
デコーダと駆動回路、RWCはリードラインコン
トローラ、MCはメモリセル、WEはライトイネ
ーブル信号、Diは入力データ、Dputは出力データ
を示す。以下の付号についても同様である。
また、第２図は、従来の他の例である。すなわ
ち第２のデータ線Ｉ／Ｏ（０），Ｉ／Ｏ（１）を、
分割された第１のデータ線D00，D01，D02，D03
等と並行に配置したものである。こうすることに
よつて、Ｉ／Ｏ（０），Ｉ／Ｏ（１）の負荷容量は、
１本のデータ線の分割数に対応した少数のスイツ
チに関係するトランジスタのみが接続されるの
で、前記第１図に比べて格段と小さくなる。した
がつて例えばスイツチSW00，SW10等によつて
Ｉ／Ｏ（０），Ｉ／Ｏ（１）に高速にとり出された
信号はYDEC・DRによつて制御されるスイツチ
SWY0，SWY1のいずれかが選択されて第３のデー
タ線Ｉ／Ｏに出力され、リードライト制御回路
RWCによつてデータ出力Dputとなる。しかし単
位長あたりのＩ／Ｏ（０），Ｉ／Ｏ（１）線の負荷
容量が第２図の方が小さくても、メモリアレーの
構成によつては、第２図のＩ／Ｏ（０），Ｉ／Ｏ
（１）の長さが十分長くなり、Ｉ／Ｏ線全体の負
荷容量が第１図の場合よりも大になつて問題にな
る欠点がある。
ち第２のデータ線Ｉ／Ｏ（０），Ｉ／Ｏ（１）を、
分割された第１のデータ線D00，D01，D02，D03
等と並行に配置したものである。こうすることに
よつて、Ｉ／Ｏ（０），Ｉ／Ｏ（１）の負荷容量は、
１本のデータ線の分割数に対応した少数のスイツ
チに関係するトランジスタのみが接続されるの
で、前記第１図に比べて格段と小さくなる。した
がつて例えばスイツチSW00，SW10等によつて
Ｉ／Ｏ（０），Ｉ／Ｏ（１）に高速にとり出された
信号はYDEC・DRによつて制御されるスイツチ
SWY0，SWY1のいずれかが選択されて第３のデー
タ線Ｉ／Ｏに出力され、リードライト制御回路
RWCによつてデータ出力Dputとなる。しかし単
位長あたりのＩ／Ｏ（０），Ｉ／Ｏ（１）線の負荷
容量が第２図の方が小さくても、メモリアレーの
構成によつては、第２図のＩ／Ｏ（０），Ｉ／Ｏ
（１）の長さが十分長くなり、Ｉ／Ｏ線全体の負
荷容量が第１図の場合よりも大になつて問題にな
る欠点がある。
本発明の目的は、上記欠点のない高Ｓ／Ｎなら
びに高速化に好適な半導体メモリ装置を提供する
ことにある。
びに高速化に好適な半導体メモリ装置を提供する
ことにある。
本願で開示される代表的な実施形態による半導
体メモリ装置は、 その長さ方向が第１の方向と略並行に配置され
た複数のワード線W0〜W3と、 その長さ方向が上記第１の方向と交叉する第２
の方向と略並行に配置された複数の第１データ線
群D00〜D31と、 複数の第１スイツチSW0と、 該複数の第１のスイツチSW0を介して上記複数
の第１データ線群D00〜D31と接続されるととも
にその長さ方向が上記第１の方向と略並行に配置
された複数の第２データ線群ｉ／ｏ（０，０）〜
ｉ／ｏ（１，１）と、 複数の第２のスイツチSW1と、 該複数の第２のスイツチSW1を介して上記複数
の第２データ線群ｉ／ｏ（０，０）〜ｉ／ｏ（１，
１）と接続されるとともにその長さ方向が上記第
２の方向と略並行に配置された複数の第３データ
線ｉ／ｏ（０）〜ｉ／ｏ（１）と、 上記複数のワード線W0〜W3と上記複数の第１
データ線群D00〜D31との所望の交点に配置され
た複数のメモリセルMCと、 上記複数のワード線W0〜W3と上記複数の第２
のスイツチSW1とを選択する第１選択手段
XDEC・DRと、 上記複数の第１のスイツチSW0を選択する第２
選択手段YDEC・DRとを具備してなり、 上記複数の第３データ線ｉ／ｏ（０）〜ｉ／ｏ
（１）の少なくとも一本のデータ線を挟むように
上記複数の第２データ線群ｉ／ｏ（０，０）〜
ｉ／ｏ（１，１）は上記第１の方向に分割され、 上記複数の第２データ線群ｉ／ｏ（０，０）〜
ｉ／ｏ（１，１）の少なくとも一本のデータ線を
挟むように上記複数の第１データ線群D00〜D31
は上記第２の方向に分割されてなることを特徴と
する。
体メモリ装置は、 その長さ方向が第１の方向と略並行に配置され
た複数のワード線W0〜W3と、 その長さ方向が上記第１の方向と交叉する第２
の方向と略並行に配置された複数の第１データ線
群D00〜D31と、 複数の第１スイツチSW0と、 該複数の第１のスイツチSW0を介して上記複数
の第１データ線群D00〜D31と接続されるととも
にその長さ方向が上記第１の方向と略並行に配置
された複数の第２データ線群ｉ／ｏ（０，０）〜
ｉ／ｏ（１，１）と、 複数の第２のスイツチSW1と、 該複数の第２のスイツチSW1を介して上記複数
の第２データ線群ｉ／ｏ（０，０）〜ｉ／ｏ（１，
１）と接続されるとともにその長さ方向が上記第
２の方向と略並行に配置された複数の第３データ
線ｉ／ｏ（０）〜ｉ／ｏ（１）と、 上記複数のワード線W0〜W3と上記複数の第１
データ線群D00〜D31との所望の交点に配置され
た複数のメモリセルMCと、 上記複数のワード線W0〜W3と上記複数の第２
のスイツチSW1とを選択する第１選択手段
XDEC・DRと、 上記複数の第１のスイツチSW0を選択する第２
選択手段YDEC・DRとを具備してなり、 上記複数の第３データ線ｉ／ｏ（０）〜ｉ／ｏ
（１）の少なくとも一本のデータ線を挟むように
上記複数の第２データ線群ｉ／ｏ（０，０）〜
ｉ／ｏ（１，１）は上記第１の方向に分割され、 上記複数の第２データ線群ｉ／ｏ（０，０）〜
ｉ／ｏ（１，１）の少なくとも一本のデータ線を
挟むように上記複数の第１データ線群D00〜D31
は上記第２の方向に分割されてなることを特徴と
する。
かかる代表的な実施形態によれば、複数の第３
データ線ｉ／ｏ（０）〜ｉ／ｏ（１）の一本のデー
タ線を挟むように複数の第２データ線群ｉ／ｏ
（０，０）〜ｉ／ｏ（１，１）は第１の方向に分割
されているので、第２データ線群ｉ／ｏ（０，０）
〜ｉ／ｏ（１，１）の配線の分布負荷容量および
分布抵抗を低減でき、高速化と高Ｓ／Ｎ化が可能
となる。
データ線ｉ／ｏ（０）〜ｉ／ｏ（１）の一本のデー
タ線を挟むように複数の第２データ線群ｉ／ｏ
（０，０）〜ｉ／ｏ（１，１）は第１の方向に分割
されているので、第２データ線群ｉ／ｏ（０，０）
〜ｉ／ｏ（１，１）の配線の分布負荷容量および
分布抵抗を低減でき、高速化と高Ｓ／Ｎ化が可能
となる。
本願のより好適な実施形態によれば、第１選択
手段XDEC・DRが複数のワード線W0〜W3のう
ちの一本ワード線W0と複数の第２のスイツチ
SW1のうち第１の方向に沿つて配置された二つの
第２のスイツチSW1を選択し、第２選択手段
YEDC・DRが複数の第１のスイツチSW0のうち
上記第１の方向に沿つて配置された二つのスイツ
チSW0を選択することを特徴とする。
手段XDEC・DRが複数のワード線W0〜W3のう
ちの一本ワード線W0と複数の第２のスイツチ
SW1のうち第１の方向に沿つて配置された二つの
第２のスイツチSW1を選択し、第２選択手段
YEDC・DRが複数の第１のスイツチSW0のうち
上記第１の方向に沿つて配置された二つのスイツ
チSW0を選択することを特徴とする。
かかる好適な実施形態によれば、第１の方向に
沿つて配置された二つのメモリセルMCが選択さ
れ、この二つのメモリセルが二本の第１データ線
D00，D20、選択された二つの第１のスイツチ
SW0、二本の第２データ線ｉ／ｏ（０，０）、ｉ／
ｏ（１，０）、選択された二つの第２のスイツチ
SW1を介して二本の第３データ線ｉ／ｏ（０），
ｉ／ｏ（１）と接続されるので、選択された二つ
のメモリセルMCの読み出し情報を二本の第３デ
ータ線ｉ／ｏ（０），ｉ／ｏ（１）に並列に読み出
すことができ、多ビツト（マルチビツト）構成の
メモリXSIを構成することが可能となる。
沿つて配置された二つのメモリセルMCが選択さ
れ、この二つのメモリセルが二本の第１データ線
D00，D20、選択された二つの第１のスイツチ
SW0、二本の第２データ線ｉ／ｏ（０，０）、ｉ／
ｏ（１，０）、選択された二つの第２のスイツチ
SW1を介して二本の第３データ線ｉ／ｏ（０），
ｉ／ｏ（１）と接続されるので、選択された二つ
のメモリセルMCの読み出し情報を二本の第３デ
ータ線ｉ／ｏ（０），ｉ／ｏ（１）に並列に読み出
すことができ、多ビツト（マルチビツト）構成の
メモリXSIを構成することが可能となる。
本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。
から明らかとなろう。
第３図は本発明の一実施例としての半導体メモ
リ装置の概略回路図である。１本のデータ線を例
えば２分割（D00，D01など）して第１のデータ
線群とし、第１のスイツチSW0を介して上記デー
タ線と直交する第２のデータ線群ｉ／ｏ（０，
０），ｉ／ｏ（０，１），ｉ／ｏ（１，０），ｉ／ｏ
（１，１）を配し、さらに第２のスイツチSW1を
介して上記第１のデータ線群と並行した第３のデ
ータ線群Ｉ／Ｏ（０），Ｉ／Ｏ（１）を配する。ワ
ード線W0とYDEC・DRから出力される制御信号
YC0がONになつた場合のメモリ動作を以下に説
明する。W0がONになつて、各データ線D00，
D10，D20，D30に現われた読み出し信号の中、
YC0がONによつてスイツチSW0が制御され、
D00とD20の信号だけが、ｉ／ｏ（０，０）とｉ／
ｏ（１，０）に出力される。さらにXDEC・DRで
制御されるIOC0がONになつてこれらのデータは
それぞれＩ／Ｏ（０）とＩ／Ｏ（１）に出力され
る。このデータはセンスアツプSAによつて増幅
され、第３のスイツチSW2によつて所望のデータ
が選択されてデータ出力となる。書き込み動作は
同様にして、データ入力D1と書き込み制御信号
WEによつて、RWC回路と駆動回路DRVを介し
て行われる。尚本実施例では、４本のYC線の中、
常に２本が選択される論理になつているが、アド
レスバツフアABを２個設ければ４本の中から１
本のYCを選択することもできる。この場合、
ｉ／ｏ線の負荷容量は増加するが、ｉ／ｏ（０，
０），ｉ／ｏ（１，０）は共通化でき、またＩ／Ｏ
（０），Ｉ／Ｏ（１）は１本でよいからSW2も不要
でSA，DRVも半分ですむ。また第３図実施例で
Ｉ／Ｏ（０），Ｉ／Ｏ（１）に同時に出力されたデ
ータはそのままデコードせずに、すなわちSW2を
使わずにチツプ外部に複数個のデータ出力として
出力することもできる。本構成は複数個のデータ
入力に対しても並行書きこみ可能であるこれは、
メモリLSIなどで多ビツト構成する場合に便利で
ある。本実施例は、掲出のものに限らず各種メモ
リセルルに適用可能であるが、以下では、１個の
MOSトランジスタを１個のキヤパシターでメモ
リセルが構成されるダイナツクメモリを例に説明
する。
リ装置の概略回路図である。１本のデータ線を例
えば２分割（D00，D01など）して第１のデータ
線群とし、第１のスイツチSW0を介して上記デー
タ線と直交する第２のデータ線群ｉ／ｏ（０，
０），ｉ／ｏ（０，１），ｉ／ｏ（１，０），ｉ／ｏ
（１，１）を配し、さらに第２のスイツチSW1を
介して上記第１のデータ線群と並行した第３のデ
ータ線群Ｉ／Ｏ（０），Ｉ／Ｏ（１）を配する。ワ
ード線W0とYDEC・DRから出力される制御信号
YC0がONになつた場合のメモリ動作を以下に説
明する。W0がONになつて、各データ線D00，
D10，D20，D30に現われた読み出し信号の中、
YC0がONによつてスイツチSW0が制御され、
D00とD20の信号だけが、ｉ／ｏ（０，０）とｉ／
ｏ（１，０）に出力される。さらにXDEC・DRで
制御されるIOC0がONになつてこれらのデータは
それぞれＩ／Ｏ（０）とＩ／Ｏ（１）に出力され
る。このデータはセンスアツプSAによつて増幅
され、第３のスイツチSW2によつて所望のデータ
が選択されてデータ出力となる。書き込み動作は
同様にして、データ入力D1と書き込み制御信号
WEによつて、RWC回路と駆動回路DRVを介し
て行われる。尚本実施例では、４本のYC線の中、
常に２本が選択される論理になつているが、アド
レスバツフアABを２個設ければ４本の中から１
本のYCを選択することもできる。この場合、
ｉ／ｏ線の負荷容量は増加するが、ｉ／ｏ（０，
０），ｉ／ｏ（１，０）は共通化でき、またＩ／Ｏ
（０），Ｉ／Ｏ（１）は１本でよいからSW2も不要
でSA，DRVも半分ですむ。また第３図実施例で
Ｉ／Ｏ（０），Ｉ／Ｏ（１）に同時に出力されたデ
ータはそのままデコードせずに、すなわちSW2を
使わずにチツプ外部に複数個のデータ出力として
出力することもできる。本構成は複数個のデータ
入力に対しても並行書きこみ可能であるこれは、
メモリLSIなどで多ビツト構成する場合に便利で
ある。本実施例は、掲出のものに限らず各種メモ
リセルルに適用可能であるが、以下では、１個の
MOSトランジスタを１個のキヤパシターでメモ
リセルが構成されるダイナツクメモリを例に説明
する。
第４図は、本発明の他の実施例としての半導体
メモリ装置の概略回路図でデータ線が近接対線で
構成されているメモリセル（以下２交点セル）に
対するデータ線２分割の実施例である。前記第３
図におけるアドレスバツフアABは簡単のため省
略してある。また同様に、データ対線あるいは
ｉ／ｏ，Ｉ／Ｏ対線に目的に応じて接続されるプ
リチヤージ回路やセンスアンプは省略してある。
メモリ装置の概略回路図でデータ線が近接対線で
構成されているメモリセル（以下２交点セル）に
対するデータ線２分割の実施例である。前記第３
図におけるアドレスバツフアABは簡単のため省
略してある。また同様に、データ対線あるいは
ｉ／ｏ，Ｉ／Ｏ対線に目的に応じて接続されるプ
リチヤージ回路やセンスアンプは省略してある。
MCはメモリセル、DCは読み出されたMCの読
み出し信号に対して参照電圧を発生させてセンス
アンプで差動増幅して情報“１”，“０”を弁別す
るためのダミーセルである。W0，W1，…はワー
ド線、DW0，DW1はダミーワード線、IOC0，
IOC1はスイツチ制御信号である。またSWCはス
イツチ制御回路、MAはメモリセルアレーであ
る。尚、YC線（YC0，YC1，…）は本例ではAl2
層配線を使用したが、特にこれに限定されるわけ
ではない。すなわち、データ線をポリSiなどのよ
うにAl以外の他の材料で形成したメモリセルを
使えば、YC線はわざわざAl2層配線を使う必要
はなく、Al1層配線でも差違なく同様に適用さ
れ、同等の効を奏した。
み出し信号に対して参照電圧を発生させてセンス
アンプで差動増幅して情報“１”，“０”を弁別す
るためのダミーセルである。W0，W1，…はワー
ド線、DW0，DW1はダミーワード線、IOC0，
IOC1はスイツチ制御信号である。またSWCはス
イツチ制御回路、MAはメモリセルアレーであ
る。尚、YC線（YC0，YC1，…）は本例ではAl2
層配線を使用したが、特にこれに限定されるわけ
ではない。すなわち、データ線をポリSiなどのよ
うにAl以外の他の材料で形成したメモリセルを
使えば、YC線はわざわざAl2層配線を使う必要
はなく、Al1層配線でも差違なく同様に適用さ
れ、同等の効を奏した。
第５図は、本発明のさらに他の実施例としての
半導体メモリ装置の概略回路図である。データ対
線D00，00などの両端にスイツチの役割をもつ
トランジスタＱ，が配置されて、そのトランジ
スタのゲートがYC0などで制御される。また第２
のデータ線ｉ／ｏ（０，０），（０，０）な
どの一端にスイツチの役割をもち、IOC0，
IOC0′などで制御されるトランジスタQ1，1が接
続されている。ここでQ0，0はセンスアンプ
SA1の近接に配置する方法もとれるが、レイアウ
トが複雑になるためにデータ対線に容量の不平衡
を導入し、これが雑音源となつたり、データ線容
量を増大させたりする場合がある。これに対し
て、第５図の実施例はSA1とは独立にレイアウト
できるので設計が容易となる。尚メモリセルとし
ては、例えば、日経エレクトロニクス1982年８月
30日号、p.166、図１０に記載されている様な、
３層ポリSiを用いてデータ線を形成したメモリセ
ルも使える。
半導体メモリ装置の概略回路図である。データ対
線D00，00などの両端にスイツチの役割をもつ
トランジスタＱ，が配置されて、そのトランジ
スタのゲートがYC0などで制御される。また第２
のデータ線ｉ／ｏ（０，０），（０，０）な
どの一端にスイツチの役割をもち、IOC0，
IOC0′などで制御されるトランジスタQ1，1が接
続されている。ここでQ0，0はセンスアンプ
SA1の近接に配置する方法もとれるが、レイアウ
トが複雑になるためにデータ対線に容量の不平衡
を導入し、これが雑音源となつたり、データ線容
量を増大させたりする場合がある。これに対し
て、第５図の実施例はSA1とは独立にレイアウト
できるので設計が容易となる。尚メモリセルとし
ては、例えば、日経エレクトロニクス1982年８月
30日号、p.166、図１０に記載されている様な、
３層ポリSiを用いてデータ線を形成したメモリセ
ルも使える。
第６図は、本発明のさらに他の実施例としての
半導体メモリ装置の概略回路図でデータ対線の端
部にスイツチを配した前記第５図を利用して、第
２のデータ線を第１のデータ線と直交させた実施
例である。第２のデータ線容量がやや大きくなる
が回路が単純な分だけ面積が小になり、また設計
が容易となる。以上の回路実施例を実際のチツプ
上に配置した例を以下に述べる。
半導体メモリ装置の概略回路図でデータ対線の端
部にスイツチを配した前記第５図を利用して、第
２のデータ線を第１のデータ線と直交させた実施
例である。第２のデータ線容量がやや大きくなる
が回路が単純な分だけ面積が小になり、また設計
が容易となる。以上の回路実施例を実際のチツプ
上に配置した例を以下に述べる。
第７図は前記第４図の回路図XDEC・DRに対
してMAなどの対称に配置したレイアウト図であ
る。通常２交点セルのワード線は比較的高抵抗の
ポリSiとか耐火性金属シリサイドなどが使われ
る。もしチツプCHIPの形状がパツゲージ寸法に
規制されて第７図のように長方形にせざるを得な
い場合、ワード線の遅延時間短縮のためにワード
線はチツプ短辺方向に配置し、しかも分割された
ワード線の中点から駆動する第７図の構成が望ま
しい。またYC線は、Alのような十分低抵抗配線
であればチツプの長辺方向に複数のメモリセルア
レーMA上を貫通させることができる。またＩ／
Ｏ線に接続されるセンスアンプSAやDRVは、レ
イアウトの容易さからYDEC・DRとは反対位置
の周辺回路群PRC２側に配置さるのが都合がよ
い。なぜなら周辺回路群PRC１側に配置すると
SAやDRVなどへの配線をYDEC・DR上を通過
させざるを得なくなるが、これはレイアウトが雑
しいからである。また第７図は、第５図の実施例
にも適用できる。ただし通常１交点セルはワード
線はAlなどのような低抵抗材で形成されている
ので、ワード線をわざわざ分割する必要はなく、
XDEC・DRは、チツプ短辺方向の端部に配置し
てもよい。
してMAなどの対称に配置したレイアウト図であ
る。通常２交点セルのワード線は比較的高抵抗の
ポリSiとか耐火性金属シリサイドなどが使われ
る。もしチツプCHIPの形状がパツゲージ寸法に
規制されて第７図のように長方形にせざるを得な
い場合、ワード線の遅延時間短縮のためにワード
線はチツプ短辺方向に配置し、しかも分割された
ワード線の中点から駆動する第７図の構成が望ま
しい。またYC線は、Alのような十分低抵抗配線
であればチツプの長辺方向に複数のメモリセルア
レーMA上を貫通させることができる。またＩ／
Ｏ線に接続されるセンスアンプSAやDRVは、レ
イアウトの容易さからYDEC・DRとは反対位置
の周辺回路群PRC２側に配置さるのが都合がよ
い。なぜなら周辺回路群PRC１側に配置すると
SAやDRVなどへの配線をYDEC・DR上を通過
させざるを得なくなるが、これはレイアウトが雑
しいからである。また第７図は、第５図の実施例
にも適用できる。ただし通常１交点セルはワード
線はAlなどのような低抵抗材で形成されている
ので、ワード線をわざわざ分割する必要はなく、
XDEC・DRは、チツプ短辺方向の端部に配置し
てもよい。
第８図は、前記第６図の回路図のレイアウト図
である。ワード線がチツプ長辺方向に配置されて
いるのでワード線が低抵抗という１交点セルの利
点が活かされた構成となつている。またYC線を
Al2層配線で形成すればYDEC・DRは図のよう
にチツプ端部に配置できるので、YDEC・DR部
の駆動回路は片側だけでよく、したがつてその分
だけその面積は小にできる。もちろん設計によつ
てはYDER・DRを真中に配置することも可能で
ある。
である。ワード線がチツプ長辺方向に配置されて
いるのでワード線が低抵抗という１交点セルの利
点が活かされた構成となつている。またYC線を
Al2層配線で形成すればYDEC・DRは図のよう
にチツプ端部に配置できるので、YDEC・DR部
の駆動回路は片側だけでよく、したがつてその分
だけその面積は小にできる。もちろん設計によつ
てはYDER・DRを真中に配置することも可能で
ある。
以上、本発明によつて、高Ｓ／Ｎでしかも設計
の容易な半導体メモリ装置が提供できることにな
る。
の容易な半導体メモリ装置が提供できることにな
る。
第１図および第２図は従来の半導体メモリ装置
の概略回路図、第３図は本発明の一実施例として
の半導体メモリ装置の概略回路図、第４図〜第６
図は本発明の他の実施例としての半導体メモリ装
置の概略回路図、第７図および第８図は本発明に
使用した概略レイアウト図である。 D00，D01，…データ線、W0，W1…ワード線、
YC0，YC1，…制御信号、SA…センスアンプ、
AB…アドレスバツフア、SW0，SW1…スイツ
チ、D1…データ入力、WE…書き込み制御信号。
の概略回路図、第３図は本発明の一実施例として
の半導体メモリ装置の概略回路図、第４図〜第６
図は本発明の他の実施例としての半導体メモリ装
置の概略回路図、第７図および第８図は本発明に
使用した概略レイアウト図である。 D00，D01，…データ線、W0，W1…ワード線、
YC0，YC1，…制御信号、SA…センスアンプ、
AB…アドレスバツフア、SW0，SW1…スイツ
チ、D1…データ入力、WE…書き込み制御信号。
Claims (1)
- 【特許請求の範囲】 １ その長さ方向が第１の方向と略並行に配置さ
れた複数のワード線と、 その長さ方向が上記第１の方向と交叉する第２
の方向と略並行に配置された複数の第１データ線
群と、 複数の第１のスイツチと、 該複数の第１のスイツチを介して上記複数の第
１データ線群と接続されるとともにその長さ方向
が上記第１の方向と略並行に配置された複数の第
２データ線群と、 複数の第２のスイツチと、 該複数の第２のスイツチを介して上記複数の第
２のスイツチと接続されるとともにその長さ方向
が上記第２の方向と略並行に配置された複数の第
３データ線と、 上記複数のワード線と上記複数の第１データ線
群との所望の交点に配置された複数のメモリセル
と、 上記複数のワード線と上記複数の第２のスイツ
チとを選択する第１選択手段と、 上記複数の第１のスイツチを選択する第２選択
手段とを具備してなり、 上記複数の第３データ線の少なくとも一本のデ
ータ線を挟むように上記複数の第２データ線群は
上記第１の方向に分割され、 上記複数の第２データ線群の少なくとも一本の
データ線を挟むように上記複数の第１データ線群
は上記第２の方向に分割されてなることを特徴と
する半導体メモリ装置。 ２ 上記第１選択手段が上記複数のワード線のう
ちの一本ワード線と上記複数の第２のスイツチの
うち上記第１の方向に沿つて配置された二つの第
２のスイツチを選択し、上記第２選択手段が上記
複数の第１のスイツチのうち上記第１の方向に沿
つて配置された二つのスイツチを選択することを
特徴とする特許請求の範囲第１項記載の半導体メ
モリ装置。 ３ 上記複数の第１データ線群と、上記複数の第
２データ線群と、上記複数の第３データ線とは、
それぞれ対線からなり、 上記複数の第１データ線群の対線はそれぞれ複
数のセンスアンプに接続されてなることを特徴と
する特許請求の範囲第１項記載または第２項のい
ずれかに記載の半導体メモリ装置。 ４ 上記複数の第３データ線には複数の読み出し
用増幅手段が接続されてなることを特徴とする特
許請求の範囲第１項記載から第３項までのいずれ
かに記載の半導体メモリ装置。 ５ 上記複数の第１データ線群は折り返し型の対
線からなり、該折り返し型の対線を構成する二本
の線は互いに近接して配置されてなることを特徴
とする特許請求の範囲第１項から第４項までのい
ずれかに記載の半導体メモリ装置。 ６ 上記複数の第１データ線群の対線はそれぞれ
複数のセンスアンプに接続され、上記複数の第１
データ線群のそれぞれの対線を構成する二本の線
は該センスアンプを中心に上記第２の方向と略並
行に直線状に配置されてなることを特徴とする特
許請求の範囲第１項から第４項までのいずれかに
記載の半導体メモリ装置。 ７ 上記第２選択手段は上記複数の第１のスイツ
チを選択するための複数の制御線を有し、該複数
の制御線は上記第２の方向と略並行に配置されて
なり、 上記複数の第１データ線群と、上記複数の第２
データ線群と、上記複数の第３データ線とは、第
１の配線層で形成され、 上記複数の制御線は第２の配線層で形成された
ことを特徴とする特許請求の範囲第１項から第６
項のいずれかに記載の半導体メモリ装置。 ８ 上記第１選択手段と上記第２選択手段の少な
くとも一方の長手方向と他方の長手方向とは上記
第１の方向と上記第２の方向にそれぞれ略並行に
配置されてなることを特徴とする特許請求の範囲
第１項から第７項のいずれかに記載の半導体メモ
リ装置。 ９ 上記第１選択手段と上記第２選択手段の少な
くとも一方は長方形の形状のチツプの略中央に配
置されるとともに、該一方の長手方向は上記長方
形の長手方向と略並行であることを特徴とする特
許請求の範囲第１項から第８項のいずれかに記載
の半導体メモリ装置。 １０ 上記第１選択手段と上記第２選択手段の他
方の長手方向は上記一方の長手方向と略直交する
方向であることを特徴とする特許請求の範囲第９
項記載の半導体メモリ装置。 １１ 上記第１選択手段と上記第２選択手段の上
記他方は上記チツプの二つの短辺のいずれかに近
接して配置されていることを特徴とする特許請求
の範囲第１０項記載の半導体メモリ装置。 １２ 上記第１選択手段と上記第２選択手段の少
なくとも一方は長方形の形状のチツプの二つの長
辺のいずれかに近接して配置されていることを特
徴とする特許請求の範囲第１項から第８項のいず
れかに記載の半導体メモリ装置。 １３ 上記第１選択手段と上記第２選択手段の他
方の長手方向は上記一方の長手方向と略直交する
方向であることを特徴とする特許請求の範囲第１
２項記載の半導体メモリ装置。 １４ 上記第１選択手段と上記第２選択手段の上
記他方は上記チツプの二つの短辺のいずれかに近
接して配置されていることを特徴とする特許請求
の範囲第１３項記載の半導体メモリ装置。 １５ 上記第１選択手段と上記第２選択手段とは
アドレス信号に応答して上記複数のワード線と上
記複数の第２のスイツチと上記複数の第１のスイ
ツチとを選択することを特徴とする特許請求の範
囲第１項から第１４項のいずれかに記載の半導体
メモリ装置。 １６ 上記複数のメモリセルはそれぞれ１つのト
ランジスタと１つのキヤパシターとから構成され
たダイナミツクメモリセルであることを特徴とす
る特許請求の範囲第１項から第１５項のいずれか
に記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004162A JPS59129983A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ装置 |
| EP83107070A EP0101884A3 (en) | 1982-07-21 | 1983-07-19 | Monolithic semiconductor memory |
| KR1019830003347A KR910002962B1 (ko) | 1982-07-21 | 1983-07-20 | 데이터선의 저항을 저감하는 모노리식 반도체 메모리 |
| US06/515,519 US4590588A (en) | 1982-07-21 | 1983-07-20 | Monolithic semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004162A JPS59129983A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59129983A JPS59129983A (ja) | 1984-07-26 |
| JPH0459712B2 true JPH0459712B2 (ja) | 1992-09-24 |
Family
ID=11577041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004162A Granted JPS59129983A (ja) | 1982-07-21 | 1983-01-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129983A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299989A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体メモリ |
| JPH02246090A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JP3060458B2 (ja) * | 1989-03-17 | 2000-07-10 | 富士通株式会社 | 半導体記憶装置 |
| DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
| JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| WO1997023876A1 (fr) * | 1995-12-25 | 1997-07-03 | Hitachi, Ltd. | Dispositif a memoire remanente |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101788A (en) * | 1977-02-17 | 1978-09-05 | Fukuoka Kiki Seisakushiyo Kk | Cutting machine |
| JPS56137589A (en) * | 1980-03-31 | 1981-10-27 | Fujitsu Ltd | Semiconductor storage device |
-
1983
- 1983-01-17 JP JP58004162A patent/JPS59129983A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101788A (en) * | 1977-02-17 | 1978-09-05 | Fukuoka Kiki Seisakushiyo Kk | Cutting machine |
| JPS56137589A (en) * | 1980-03-31 | 1981-10-27 | Fujitsu Ltd | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59129983A (ja) | 1984-07-26 |
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