JP2002176153A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 データの読み出し時および書き込み時におけ
るデータパスの配線負荷を減らしてより高速な読み出し
・書き込み動作を実現できるようにする。 【解決手段】 複数のリードアンプ７同士を隣接させて
アンプ列の中央付近に集めて配置することにより、セン
スアンプからリードアンプ７までのリードデータパスの
距離を短くすることができるようにして、それによって
データバス線の配線抵抗による読み出し動作の遅延を抑
えることができるようにする。
るデータパスの配線負荷を減らしてより高速な読み出し
・書き込み動作を実現できるようにする。 【解決手段】 複数のリードアンプ７同士を隣接させて
アンプ列の中央付近に集めて配置することにより、セン
スアンプからリードアンプ７までのリードデータパスの
距離を短くすることができるようにして、それによって
データバス線の配線抵抗による読み出し動作の遅延を抑
えることができるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、リードアンプおよびライトバッファを用いて
データの読み出しおよび書き込み動作を行う半導体記憶
装置、例えばＤＲＡＭ等のメモリに用いて好適なもので
ある。
し、特に、リードアンプおよびライトバッファを用いて
データの読み出しおよび書き込み動作を行う半導体記憶
装置、例えばＤＲＡＭ等のメモリに用いて好適なもので
ある。
【０００２】
【従来の技術】図９に、半導体記憶装置の代表的な例で
あるＤＲＡＭの従来の構成例を示す。図９（ａ）に示す
ように、１チップのＤＲＡＭ１は、４系統のバンク（Ｂ
ａｎｋ０〜Ｂａｎｋ３）に分けられている。さらに、個
々のバンクは、複数のセグメントロウデコーダ列２によ
って複数のセグメント３に分割されている。各バンクの
間に配置される周辺回路部には、複数のパッド４が設け
られている。
あるＤＲＡＭの従来の構成例を示す。図９（ａ）に示す
ように、１チップのＤＲＡＭ１は、４系統のバンク（Ｂ
ａｎｋ０〜Ｂａｎｋ３）に分けられている。さらに、個
々のバンクは、複数のセグメントロウデコーダ列２によ
って複数のセグメント３に分割されている。各バンクの
間に配置される周辺回路部には、複数のパッド４が設け
られている。
【０００３】図９（ｂ）は、２つのセグメントロウデコ
ーダ列２に挟まれた１つのセグメント３内の構成を示し
たものである。１つのセグメント３内には、複数のメモ
リセルを備えたメモリセルアレイ５と、それに隣接して
配置された複数のセンスアンプから成るセンスアンプ列
６とが備えられている。上記センスアンプ列６内の複数
のセンスアンプは、上記メモリセルアレイ５内の複数の
メモリセルにそれぞれ対応して設けられている。
ーダ列２に挟まれた１つのセグメント３内の構成を示し
たものである。１つのセグメント３内には、複数のメモ
リセルを備えたメモリセルアレイ５と、それに隣接して
配置された複数のセンスアンプから成るセンスアンプ列
６とが備えられている。上記センスアンプ列６内の複数
のセンスアンプは、上記メモリセルアレイ５内の複数の
メモリセルにそれぞれ対応して設けられている。
【０００４】上記セグメント３内には更に、複数のデー
タＤＱにそれぞれ対応して、複数のリードアンプ回路
（Ｒ／Ａ）７とライトバッファ回路（Ｗ／Ｂ）８とが備
えられている。さらに、その複数のリードアンプ回路７
とライトバッファ回路８は、対応するデータＤＱ毎に隣
接して交互になるように配置されている。それぞれのリ
ードアンプ回路７およびライトバッファ回路８は、セグ
メント方向（ロウ方向）に伸びるリードグローバルデー
タバスrgdb_t/cおよびライトグローバルデータバスwgdb
_t/cに接続されている。また、これらのグローバルデー
タバスrgdb_t/c，wgdb_t/cは、センスアンプ列方向（コ
ラム方向）に伸びるリードローカルデータバスrldb_t/c
およびライトローカルデータバスwldb_t/cに接続されて
いる。
タＤＱにそれぞれ対応して、複数のリードアンプ回路
（Ｒ／Ａ）７とライトバッファ回路（Ｗ／Ｂ）８とが備
えられている。さらに、その複数のリードアンプ回路７
とライトバッファ回路８は、対応するデータＤＱ毎に隣
接して交互になるように配置されている。それぞれのリ
ードアンプ回路７およびライトバッファ回路８は、セグ
メント方向（ロウ方向）に伸びるリードグローバルデー
タバスrgdb_t/cおよびライトグローバルデータバスwgdb
_t/cに接続されている。また、これらのグローバルデー
タバスrgdb_t/c，wgdb_t/cは、センスアンプ列方向（コ
ラム方向）に伸びるリードローカルデータバスrldb_t/c
およびライトローカルデータバスwldb_t/cに接続されて
いる。
【０００５】さらに、セグメントロウデコーダ列２とセ
ンスアンプ列６とのクロス部（SS-Cross部）には、ロー
カルライト選択信号lwsel_pを制御・駆動する第１の回
路９が配置されている。また、セグメントロウデコーダ
列２とアンプ列１７とのクロス部には、グローバルライ
ト選択信号gwsel_pとライトバッファイネーブル信号wep
_pとを制御・駆動する第２の回路１０が配置されてい
る。
ンスアンプ列６とのクロス部（SS-Cross部）には、ロー
カルライト選択信号lwsel_pを制御・駆動する第１の回
路９が配置されている。また、セグメントロウデコーダ
列２とアンプ列１７とのクロス部には、グローバルライ
ト選択信号gwsel_pとライトバッファイネーブル信号wep
_pとを制御・駆動する第２の回路１０が配置されてい
る。
【０００６】データの読み出し時には、メモリセルアレ
イ５内の所定のメモリセルから読み出されたデータが、
対応するセンスアンプでセンスされた後、リードローカ
ルデータバスrldb_t/cおよびリードグローバルデータバ
スrgdb_t/cを介してリードアンプ７へと供給される。そ
して、ここから図示しない出力回路およびパッド４を介
して外部へと出力される。
イ５内の所定のメモリセルから読み出されたデータが、
対応するセンスアンプでセンスされた後、リードローカ
ルデータバスrldb_t/cおよびリードグローバルデータバ
スrgdb_t/cを介してリードアンプ７へと供給される。そ
して、ここから図示しない出力回路およびパッド４を介
して外部へと出力される。
【０００７】一方、データの書き込み時には、パッド４
から入力されたデータが図示しない入力回路を介してラ
イトバッファ８に供給される。ライトバッファ８は、第
２の回路１０から供給されるライトバッファイネーブル
信号wep_pが活性化されることによって活性化され、そ
の出力信号がライトグローバルデータバスwgdb_t/cおよ
びライトローカルデータバスwldb_t/cを介して、書き込
みを行うメモリセルに対応するセンスアンプに供給さ
れ、ここでセンスされたデータが対応するメモリセルに
書き込まれる。
から入力されたデータが図示しない入力回路を介してラ
イトバッファ８に供給される。ライトバッファ８は、第
２の回路１０から供給されるライトバッファイネーブル
信号wep_pが活性化されることによって活性化され、そ
の出力信号がライトグローバルデータバスwgdb_t/cおよ
びライトローカルデータバスwldb_t/cを介して、書き込
みを行うメモリセルに対応するセンスアンプに供給さ
れ、ここでセンスされたデータが対応するメモリセルに
書き込まれる。
【０００８】
【発明が解決しようとする課題】図９に示すように、従
来の半導体記憶装置では、セグメント３内においてリー
ドアンプ７とライトバッファ８とを対応するデータＤＱ
同士で隣接させ、リードアンプ７とライトバッファ８と
が交互になるように配置していた。
来の半導体記憶装置では、セグメント３内においてリー
ドアンプ７とライトバッファ８とを対応するデータＤＱ
同士で隣接させ、リードアンプ７とライトバッファ８と
が交互になるように配置していた。
【０００９】しかしながら、このような従来例では、リ
ードアンプ７がセグメント３内のアンプ列１７に分散さ
れて配置されるため、セグメント３のセグメントロウデ
コーダに最も近いセンスアンプを活性化してメモリセル
から読み出されたデータが、リードローカルデータバス
rldb_t/cおよびリードグローバルデータバスrgdb_t/cを
通ってセグメント３の反対側のセグメントロウデコーダ
に最も近いリードアンプ７で増幅される場合、センスア
ンプからリードアンプ７までのリードデータパスが長く
なり（図１０（ａ）参照）、配線抵抗の影響で読み出し
動作に遅延を招くことがあるという問題があった。
ードアンプ７がセグメント３内のアンプ列１７に分散さ
れて配置されるため、セグメント３のセグメントロウデ
コーダに最も近いセンスアンプを活性化してメモリセル
から読み出されたデータが、リードローカルデータバス
rldb_t/cおよびリードグローバルデータバスrgdb_t/cを
通ってセグメント３の反対側のセグメントロウデコーダ
に最も近いリードアンプ７で増幅される場合、センスア
ンプからリードアンプ７までのリードデータパスが長く
なり（図１０（ａ）参照）、配線抵抗の影響で読み出し
動作に遅延を招くことがあるという問題があった。
【００１０】逆に、セグメント３のセグメントロウデコ
ーダに最も近いライトバッファ８から駆動された書き込
みデータが、ライトグローバルデータバスwgdb_t/cおよ
びライトローカルデータバスwldb_t/cを通ってセグメン
ト３の反対側のセグメントロウデコーダに最も近い活性
化状態のセンスアンプに与えられてメモリセルへの書き
込み動作が行われる場合も、ライトバッファ８からセン
スアンプまでのライトデータパスが長くなり（図１０
（ｂ）参照）、配線抵抗の影響で書き込み動作に遅延を
招くことがあるという問題があった。
ーダに最も近いライトバッファ８から駆動された書き込
みデータが、ライトグローバルデータバスwgdb_t/cおよ
びライトローカルデータバスwldb_t/cを通ってセグメン
ト３の反対側のセグメントロウデコーダに最も近い活性
化状態のセンスアンプに与えられてメモリセルへの書き
込み動作が行われる場合も、ライトバッファ８からセン
スアンプまでのライトデータパスが長くなり（図１０
（ｂ）参照）、配線抵抗の影響で書き込み動作に遅延を
招くことがあるという問題があった。
【００１１】また、ライト動作に関する制御信号の配線
レイアウトを考える場合、第２の回路１０から第１の回
路９まで駆動されるグローバルライト選択信号gwsel_p
は配線を通しやすい。しかし、同じく第２の回路１０か
ら駆動されるライトバッファイネーブル信号wep_pは、
アンプ列内で分散配置されているライトバッファ８まで
の駆動距離が長くなり、しかもライトバッファ８の間に
リードアンプ７が存在することもあって配線は通しにく
い。このように、ライト動作に関係する回路をつなぐ配
線の整合性が良くないという問題もあった。
レイアウトを考える場合、第２の回路１０から第１の回
路９まで駆動されるグローバルライト選択信号gwsel_p
は配線を通しやすい。しかし、同じく第２の回路１０か
ら駆動されるライトバッファイネーブル信号wep_pは、
アンプ列内で分散配置されているライトバッファ８まで
の駆動距離が長くなり、しかもライトバッファ８の間に
リードアンプ７が存在することもあって配線は通しにく
い。このように、ライト動作に関係する回路をつなぐ配
線の整合性が良くないという問題もあった。
【００１２】半導体記憶装置におけるデータの読み出し
・書き込み動作は、その半導体記憶装置の性能に関して
重要な位置を占める動作であり、読み出し・書き込み動
作を速やかに行うことが望まれる。そこで本発明は、デ
ータの読み出し時および書き込み時におけるデータパス
の配線負荷を減らしてより高速な読み出し・書き込み動
作を実現できるようにすることを第１の目的とする。ま
た、本発明は、ライト動作に関係する回路をつなぐ配線
の整合性を良好にできるようにすることを第２の目的と
する。
・書き込み動作は、その半導体記憶装置の性能に関して
重要な位置を占める動作であり、読み出し・書き込み動
作を速やかに行うことが望まれる。そこで本発明は、デ
ータの読み出し時および書き込み時におけるデータパス
の配線負荷を減らしてより高速な読み出し・書き込み動
作を実現できるようにすることを第１の目的とする。ま
た、本発明は、ライト動作に関係する回路をつなぐ配線
の整合性を良好にできるようにすることを第２の目的と
する。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
では、センスアンプから転送された読み出しデータを増
幅する複数のリードアンプ回路と、書き込みデータを上
記センスアンプへ駆動する複数のライトバッファ回路と
について、少なくともどちらか一方は存在する複数の回
路同士を隣接させて配置するようにしている。例えば、
複数のリードアンプ回路同士を隣接させて集めて配置す
ることにより、リードデータパスの距離を短くすること
が可能となる。また、複数のライトバッファ回路同士を
隣接させて集めて配置することにより、ライトデータパ
スの距離を短くすることが可能となる。また、隣接配置
した複数のリードアンプ回路の両側に複数のライトバッ
ファ回路を分散して配置し、グローバルライト選択信号
とライトバッファイネーブル信号の制御・駆動を行う第
２の回路を、セグメントロウデコーダ列とアンプ列との
クロス部分もしくはその近傍に配置することで、ライト
動作に関する回路をセグメントロウデコーダ列の付近に
集めることができ、整合性の良い配線レイアウトが可能
となる。
では、センスアンプから転送された読み出しデータを増
幅する複数のリードアンプ回路と、書き込みデータを上
記センスアンプへ駆動する複数のライトバッファ回路と
について、少なくともどちらか一方は存在する複数の回
路同士を隣接させて配置するようにしている。例えば、
複数のリードアンプ回路同士を隣接させて集めて配置す
ることにより、リードデータパスの距離を短くすること
が可能となる。また、複数のライトバッファ回路同士を
隣接させて集めて配置することにより、ライトデータパ
スの距離を短くすることが可能となる。また、隣接配置
した複数のリードアンプ回路の両側に複数のライトバッ
ファ回路を分散して配置し、グローバルライト選択信号
とライトバッファイネーブル信号の制御・駆動を行う第
２の回路を、セグメントロウデコーダ列とアンプ列との
クロス部分もしくはその近傍に配置することで、ライト
動作に関する回路をセグメントロウデコーダ列の付近に
集めることができ、整合性の良い配線レイアウトが可能
となる。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。 （第１の実施形態）図１は、第１の実施形態による半導
体記憶装置の構成を示す図であり、図９に示した構成要
素と同じものには同一の符号を付している。
に基づいて説明する。 （第１の実施形態）図１は、第１の実施形態による半導
体記憶装置の構成を示す図であり、図９に示した構成要
素と同じものには同一の符号を付している。
【００１５】図１に示すように、第１の実施形態では、
セグメント３内の全てのリードアンプ７をアンプ列１７
の中央付近に隣接させて配置している。このようにすれ
ば、セグメント３のセグメントロウデコーダに最も近い
センスアンプが活性化して読み出されたデータが、その
センスアンプから一番遠いリードアンプ７で増幅される
としても、センスアンプ列６上に配置されたリードロー
カルデータバスrldb_t/cをデータが走る距離は従来と比
べて短くすることができる（図２（ａ）参照）。これに
より、配線抵抗による読み出し動作の遅延を抑制するこ
とが可能となる。
セグメント３内の全てのリードアンプ７をアンプ列１７
の中央付近に隣接させて配置している。このようにすれ
ば、セグメント３のセグメントロウデコーダに最も近い
センスアンプが活性化して読み出されたデータが、その
センスアンプから一番遠いリードアンプ７で増幅される
としても、センスアンプ列６上に配置されたリードロー
カルデータバスrldb_t/cをデータが走る距離は従来と比
べて短くすることができる（図２（ａ）参照）。これに
より、配線抵抗による読み出し動作の遅延を抑制するこ
とが可能となる。
【００１６】また、図１に示す第１の実施形態では、全
てのライトバッファ８を２つのグループに分けて、中央
付近に集めて配置したリードアンプ７の両側（セグメン
ト３の端）にそれぞれ複数個のライトバッファ８を隣接
して配置している。これにより、第２の回路１０から駆
動されるライトバッファイネーブル信号wep_pがライト
バッファ８まで走る駆動距離を従来に比べて短くするこ
とができる。しかも、ライトバッファ８の間にリードア
ンプ７が存在しないので、ライトバッファイネーブル信
号wep_pの配線も通しやすい。したがって、第２の回路
１０から第１の回路９までのグローバルライト選択信号
gwsel_pの配線と、第２の回路１０からライトバッファ
８までのライトバッファイネーブル信号wep_pの配線と
を整合良く配置することが可能となる。
てのライトバッファ８を２つのグループに分けて、中央
付近に集めて配置したリードアンプ７の両側（セグメン
ト３の端）にそれぞれ複数個のライトバッファ８を隣接
して配置している。これにより、第２の回路１０から駆
動されるライトバッファイネーブル信号wep_pがライト
バッファ８まで走る駆動距離を従来に比べて短くするこ
とができる。しかも、ライトバッファ８の間にリードア
ンプ７が存在しないので、ライトバッファイネーブル信
号wep_pの配線も通しやすい。したがって、第２の回路
１０から第１の回路９までのグローバルライト選択信号
gwsel_pの配線と、第２の回路１０からライトバッファ
８までのライトバッファイネーブル信号wep_pの配線と
を整合良く配置することが可能となる。
【００１７】図３は、データバス構造を示す図である。
図３に示すように、センスアンプ列６上を走るローカル
データバスrldb#_t/c，wldb#_t/c（#=0,1,2,…）と、グ
ローバルデータバスrgdb#_t/c，wgdb#_t/c（#=0,1,2,
…）とはコンタクト１１のみで接続されている。また、
グローバルデータバスrgdb#_t/c，wgdb#_t/cは、対応す
るリードアンプ７またはライトバッファ８からメモリセ
ルアレイ５方向にまっすぐ伸ばして、最短距離で対応す
るローカルデータバスrldb#_t/c，wldb#_t/cと接続され
ている。
図３に示すように、センスアンプ列６上を走るローカル
データバスrldb#_t/c，wldb#_t/c（#=0,1,2,…）と、グ
ローバルデータバスrgdb#_t/c，wgdb#_t/c（#=0,1,2,
…）とはコンタクト１１のみで接続されている。また、
グローバルデータバスrgdb#_t/c，wgdb#_t/cは、対応す
るリードアンプ７またはライトバッファ８からメモリセ
ルアレイ５方向にまっすぐ伸ばして、最短距離で対応す
るローカルデータバスrldb#_t/c，wldb#_t/cと接続され
ている。
【００１８】図４は、ライト選択信号gwsel_p，lwsel_p
の配線とセンスアンプの構造を示す図である。図４
（ａ）は、１チップのＤＲＡＭを構成する１つのバンク
内の構成を示したものである。図４（ａ）に示すよう
に、１つのバンク内には、ロウ（行）方向に複数個（例
えば、８個）のメモリセルアレイ５を備えたブロック１
２が、コラム（列）方向に複数ブロック備えられてい
る。
の配線とセンスアンプの構造を示す図である。図４
（ａ）は、１チップのＤＲＡＭを構成する１つのバンク
内の構成を示したものである。図４（ａ）に示すよう
に、１つのバンク内には、ロウ（行）方向に複数個（例
えば、８個）のメモリセルアレイ５を備えたブロック１
２が、コラム（列）方向に複数ブロック備えられてい
る。
【００１９】図４（ｂ）は、１つのブロック１２内の構
成を示したものである。ブロック１２内の各メモリセル
アレイ５の上下にはセンスアンプ列６がそれぞれ備えら
れている。また、各メモリセルアレイ５の左右にはセグ
メントロウデコーダ列２がそれぞれ備えられている。そ
して、上記セグメントロウデコーダ列２とセンスアンプ
列６とのクロス部分には、ローカルライト選択信号lwse
l_pを制御・駆動する第１の回路９が配置されている。
成を示したものである。ブロック１２内の各メモリセル
アレイ５の上下にはセンスアンプ列６がそれぞれ備えら
れている。また、各メモリセルアレイ５の左右にはセグ
メントロウデコーダ列２がそれぞれ備えられている。そ
して、上記セグメントロウデコーダ列２とセンスアンプ
列６とのクロス部分には、ローカルライト選択信号lwse
l_pを制御・駆動する第１の回路９が配置されている。
【００２０】図４（ｃ）は、１つのセンスアンプの構成
を示したものである。図４（ｃ）に示すように、センス
アンプは、ビット線ＢＬ，／ＢＬ（／は反転信号である
ことを示す）をｎチャネルトランジスタのゲートで受け
るダイレクト型センスアンプである。すなわち、ビット
線ＢＬ，／ＢＬは、２つのｎチャネルトランジスタ１３
のゲートに各々接続される。また、このビット線ＢＬ，
／ＢＬは、ライト用コラム線の選択を行うためのｎチャ
ネルトランジスタ１５のソースもしくはドレインにも接
続される。
を示したものである。図４（ｃ）に示すように、センス
アンプは、ビット線ＢＬ，／ＢＬ（／は反転信号である
ことを示す）をｎチャネルトランジスタのゲートで受け
るダイレクト型センスアンプである。すなわち、ビット
線ＢＬ，／ＢＬは、２つのｎチャネルトランジスタ１３
のゲートに各々接続される。また、このビット線ＢＬ，
／ＢＬは、ライト用コラム線の選択を行うためのｎチャ
ネルトランジスタ１５のソースもしくはドレインにも接
続される。
【００２１】各トランジスタ１３のソースもしくはドレ
インは、コラム線の選択を行うためのｎチャネルトラン
ジスタ１４を介してリードローカルデータバスrldb_c，
rldb_tに接続される。また、各ｎチャネルトランジスタ
１３のドレインもしくはソースには、リードイネーブル
信号rdrv_nが入力される。また、各トランジスタ１５の
ドレインもしくはソースは、コラム線の選択を行うため
のｎチャネルトランジスタ１６を介してライトローカル
データバスwldb_c，wldb_tに接続される。
インは、コラム線の選択を行うためのｎチャネルトラン
ジスタ１４を介してリードローカルデータバスrldb_c，
rldb_tに接続される。また、各ｎチャネルトランジスタ
１３のドレインもしくはソースには、リードイネーブル
信号rdrv_nが入力される。また、各トランジスタ１５の
ドレインもしくはソースは、コラム線の選択を行うため
のｎチャネルトランジスタ１６を介してライトローカル
データバスwldb_c，wldb_tに接続される。
【００２２】上記第１の回路９に第２の回路１０からの
グローバルライト選択信号gwsel_pが入力されることに
より、ローカルライト選択信号lwsel_pが駆動される。
ライト動作時には、直列に繋がるコラム選択信号csl_p
とローカルライト選択信号lwsel_pとを介して、ライト
ローカルデータバスwldb_t/cがビット線対ＢＬ，ＢＬ／
に繋がる。
グローバルライト選択信号gwsel_pが入力されることに
より、ローカルライト選択信号lwsel_pが駆動される。
ライト動作時には、直列に繋がるコラム選択信号csl_p
とローカルライト選択信号lwsel_pとを介して、ライト
ローカルデータバスwldb_t/cがビット線対ＢＬ，ＢＬ／
に繋がる。
【００２３】図５は、上記第１の回路９の構成例を示す
図である。第１の回路９は、センスアンプブロック選択
信号sen_pとグローバルライト選択信号gwsel_pとを２入
力とするＮＡＮＤ回路２１と、当該ＮＡＮＤ回路２１の
出力信号の論理を反転してローカルライト選択信号lwse
l_pを出力するインバータ２２とから構成される。これ
により、第１の回路９は、センスアンプブロック選択信
号sen_pとグローバルライト選択信号gwsel_pとがハイレ
ベルのときにローカルライト選択信号lwsel_pを活性化
する。
図である。第１の回路９は、センスアンプブロック選択
信号sen_pとグローバルライト選択信号gwsel_pとを２入
力とするＮＡＮＤ回路２１と、当該ＮＡＮＤ回路２１の
出力信号の論理を反転してローカルライト選択信号lwse
l_pを出力するインバータ２２とから構成される。これ
により、第１の回路９は、センスアンプブロック選択信
号sen_pとグローバルライト選択信号gwsel_pとがハイレ
ベルのときにローカルライト選択信号lwsel_pを活性化
する。
【００２４】図６は、上記第２の回路１０の構成例を示
す図である。第２の回路１０は、ライトコントロール信
号wrtctl_pと第１の語構成制御信号yx4<0>とを２入力と
するＮＡＮＤ回路２３、ライトコントロール信号wrtctl
_pと第２の語構成制御信号yx4<1>とを２入力とするＮＡ
ＮＤ回路２４、ＮＡＮＤ回路２３の出力信号の論理を反
転してグローバルライト選択信号gwsel0_pを出力する３
つのインバータ２５、ＮＡＮＤ回路２３の出力信号の論
理を反転してライトバッファイネーブル信号wep0_pを出
力するインバータ２６、ＮＡＮＤ回路２４の出力信号の
論理を反転してグローバルライト選択信号gwsel1_pを出
力する３つのインバータ２７、およびＮＡＮＤ回路２４
の出力信号の論理を反転してライトバッファイネーブル
信号wep1_pを出力するインバータ２８から構成される。
す図である。第２の回路１０は、ライトコントロール信
号wrtctl_pと第１の語構成制御信号yx4<0>とを２入力と
するＮＡＮＤ回路２３、ライトコントロール信号wrtctl
_pと第２の語構成制御信号yx4<1>とを２入力とするＮＡ
ＮＤ回路２４、ＮＡＮＤ回路２３の出力信号の論理を反
転してグローバルライト選択信号gwsel0_pを出力する３
つのインバータ２５、ＮＡＮＤ回路２３の出力信号の論
理を反転してライトバッファイネーブル信号wep0_pを出
力するインバータ２６、ＮＡＮＤ回路２４の出力信号の
論理を反転してグローバルライト選択信号gwsel1_pを出
力する３つのインバータ２７、およびＮＡＮＤ回路２４
の出力信号の論理を反転してライトバッファイネーブル
信号wep1_pを出力するインバータ２８から構成される。
【００２５】上記語構成制御信号yx4<0>，yx4<1>は、読
み出しあるいは書き込みを行うデータの語構成を制御す
る信号であり、必要とするデータ語に応じてハイレベル
またはロウレベルとなる。１６個のデータＤＱを必要と
する場合は、第１および第２の何れの語構成制御信号yx
4<0>，yx4<1>もハイレベルとなる。通常は、何れもハイ
レベルとなっている。したがって、第２の回路１０は、
ライトコントロール信号wrtctl_pと語構成制御信号yx4<
0>，yx4<1>とがハイレベルのときに、対応するグローバ
ルライト選択信号gwsel0_p，gwsel1_p、ライトバッファ
イネーブル信号wep0_p，wep1_pを活性化する。
み出しあるいは書き込みを行うデータの語構成を制御す
る信号であり、必要とするデータ語に応じてハイレベル
またはロウレベルとなる。１６個のデータＤＱを必要と
する場合は、第１および第２の何れの語構成制御信号yx
4<0>，yx4<1>もハイレベルとなる。通常は、何れもハイ
レベルとなっている。したがって、第２の回路１０は、
ライトコントロール信号wrtctl_pと語構成制御信号yx4<
0>，yx4<1>とがハイレベルのときに、対応するグローバ
ルライト選択信号gwsel0_p，gwsel1_p、ライトバッファ
イネーブル信号wep0_p，wep1_pを活性化する。
【００２６】以上のように、第１の実施形態によれば、
セグメント３内の全てのリードアンプ７をアンプ列１７
の中央付近に隣接させて配置しているので、配線抵抗に
よる読み出し動作の遅延を抑制することができ、より高
速な読み出し動作を実現することができる。
セグメント３内の全てのリードアンプ７をアンプ列１７
の中央付近に隣接させて配置しているので、配線抵抗に
よる読み出し動作の遅延を抑制することができ、より高
速な読み出し動作を実現することができる。
【００２７】また、第１の実施形態によれば、リードア
ンプ７の両側、すなわち、セグメント３の端にライトバ
ッファ８を複数個ずつ配置しているので、第２の回路１
０から第１の回路９までのグローバルライト選択信号gw
sel_pの配線と、第２の回路１０からライトバッファ８
までのライトバッファイネーブル信号wep_pの配線とを
整合良く配置することができる。
ンプ７の両側、すなわち、セグメント３の端にライトバ
ッファ８を複数個ずつ配置しているので、第２の回路１
０から第１の回路９までのグローバルライト選択信号gw
sel_pの配線と、第２の回路１０からライトバッファ８
までのライトバッファイネーブル信号wep_pの配線とを
整合良く配置することができる。
【００２８】（第２の実施形態）図７は、第２の実施形
態による半導体記憶装置の構成を示す図であり、図１に
示した構成要素と同じものには同一の符号を付してい
る。
態による半導体記憶装置の構成を示す図であり、図１に
示した構成要素と同じものには同一の符号を付してい
る。
【００２９】図７に示すように、第２の実施形態では、
セグメント３内の全てのライトバッファ８をアンプ列１
７の中央付近に隣接させて配置し、その両側に複数のリ
ードアンプ７を２つのグループに分けて配置している。
このようにすれば、セグメント３のセグメントロウデコ
ーダに最も近いライトバッファ８から駆動された書き込
みデータが、そのライトバッファ８から一番遠いセンス
アンプで書き込み動作が行われるとしても、センスアン
プ列６上に配置されたライトローカルデータバスwldb_t
/cをデータが走る距離は従来と比べて短くすることがで
きる（図２（ｂ）参照）。これにより、配線抵抗による
書き込み動作の遅延を抑制することが可能となる。
セグメント３内の全てのライトバッファ８をアンプ列１
７の中央付近に隣接させて配置し、その両側に複数のリ
ードアンプ７を２つのグループに分けて配置している。
このようにすれば、セグメント３のセグメントロウデコ
ーダに最も近いライトバッファ８から駆動された書き込
みデータが、そのライトバッファ８から一番遠いセンス
アンプで書き込み動作が行われるとしても、センスアン
プ列６上に配置されたライトローカルデータバスwldb_t
/cをデータが走る距離は従来と比べて短くすることがで
きる（図２（ｂ）参照）。これにより、配線抵抗による
書き込み動作の遅延を抑制することが可能となる。
【００３０】なお、第１の実施形態では特に読み出し動
作の遅延を抑制することが可能であり、第２の実施形態
では特に書き込み動作の遅延を抑制することが可能であ
るが、どちらの構成にするかは、読み出し速度と書き込
み速度とのどちらを重視するかによって選べば良い。ま
た、書き込み動作に関する配線の整合性を良くすること
も重視する場合には、第１の実施形態の構成を選べば良
い。
作の遅延を抑制することが可能であり、第２の実施形態
では特に書き込み動作の遅延を抑制することが可能であ
るが、どちらの構成にするかは、読み出し速度と書き込
み速度とのどちらを重視するかによって選べば良い。ま
た、書き込み動作に関する配線の整合性を良くすること
も重視する場合には、第１の実施形態の構成を選べば良
い。
【００３１】（第３の実施形態）図８は、第３の実施形
態による半導体記憶装置の構成を示す図であり、図１に
示した構成要素と同じものには同一の符号を付してい
る。
態による半導体記憶装置の構成を示す図であり、図１に
示した構成要素と同じものには同一の符号を付してい
る。
【００３２】図８に示すように、第３の実施形態では、
セグメント３内の全てのリードアンプ７をアンプ列１７
の中央付近に隣接させて配置するとともに、セグメント
３内の全てのライトバッファ８をアンプ列１７の中央付
近に隣接させて配置し、複数のリードアンプ７とライト
バッファ８とを並列に配置している。この場合は、リー
ドデータパスとライトデータパスをそれぞれ従来と比べ
て短くすることができる。これにより、配線抵抗による
読み出し動作および書き込み動作の遅延を双方とも抑制
することが可能となる。
セグメント３内の全てのリードアンプ７をアンプ列１７
の中央付近に隣接させて配置するとともに、セグメント
３内の全てのライトバッファ８をアンプ列１７の中央付
近に隣接させて配置し、複数のリードアンプ７とライト
バッファ８とを並列に配置している。この場合は、リー
ドデータパスとライトデータパスをそれぞれ従来と比べ
て短くすることができる。これにより、配線抵抗による
読み出し動作および書き込み動作の遅延を双方とも抑制
することが可能となる。
【００３３】なお、この図８に示す第３の実施形態で
は、リードグローバルデータバスrgdb_t/cとライトグロ
ーバルデータバスwgdb_t/cとの間隔が、図１および図７
に示した第１および第２の実施形態と比べて狭くなる。
そのため、バス間の容量性ノイズが発生する恐れがあ
る。そこで、リードグローバルデータバスrgdb_t/cとラ
イトグローバルデータバスwgdb_t/cのそれぞれをシール
ド配線とすることにより、ノイズの発生を抑制できるよ
うにしても良い。
は、リードグローバルデータバスrgdb_t/cとライトグロ
ーバルデータバスwgdb_t/cとの間隔が、図１および図７
に示した第１および第２の実施形態と比べて狭くなる。
そのため、バス間の容量性ノイズが発生する恐れがあ
る。そこで、リードグローバルデータバスrgdb_t/cとラ
イトグローバルデータバスwgdb_t/cのそれぞれをシール
ド配線とすることにより、ノイズの発生を抑制できるよ
うにしても良い。
【００３４】以上に示した各実施形態は、本発明を実施
するにあたっての具体化の一例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその精
神、またはその主要な特徴から逸脱することなく、様々
な形で実施することができる。
するにあたっての具体化の一例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその精
神、またはその主要な特徴から逸脱することなく、様々
な形で実施することができる。
【００３５】
【発明の効果】本発明は上述したように、例えば複数の
リードアンプ回路同士を隣接させて配置することによ
り、リードデータパスの距離を短くすることができ、そ
れによってデータバス線の配線抵抗による読み出し動作
の遅延を抑えることができる。また、複数のライトバッ
ファ回路同士を隣接させて配置することにより、ライト
データパスの距離を短くすることができ、それによって
データバス線の配線抵抗による書き込み動作の遅延を抑
えることができる。また、隣接配置した複数のリードア
ンプ回路の両側に複数のライトバッファ回路を分散して
配置し、グローバルライト選択信号とライトバッファイ
ネーブル信号の制御・駆動を行う第２の回路を、セグメ
ントロウデコーダ列とアンプ列とのクロス部分もしくは
その近傍に配置することで、ライト動作に関する回路を
セグメントロウデコーダ列の付近に集めることができ、
整合性の良い配線レイアウトを実現することができる。
リードアンプ回路同士を隣接させて配置することによ
り、リードデータパスの距離を短くすることができ、そ
れによってデータバス線の配線抵抗による読み出し動作
の遅延を抑えることができる。また、複数のライトバッ
ファ回路同士を隣接させて配置することにより、ライト
データパスの距離を短くすることができ、それによって
データバス線の配線抵抗による書き込み動作の遅延を抑
えることができる。また、隣接配置した複数のリードア
ンプ回路の両側に複数のライトバッファ回路を分散して
配置し、グローバルライト選択信号とライトバッファイ
ネーブル信号の制御・駆動を行う第２の回路を、セグメ
ントロウデコーダ列とアンプ列とのクロス部分もしくは
その近傍に配置することで、ライト動作に関する回路を
セグメントロウデコーダ列の付近に集めることができ、
整合性の良い配線レイアウトを実現することができる。
【図１】第１の実施形態による半導体記憶装置の構成を
示す図である。
示す図である。
【図２】第１〜第３の実施形態によるデータパスの例を
示す図である。
示す図である。
【図３】データバス構造を示す図である。
【図４】ライト選択信号線とセンスアンプの構造を示す
図である。
図である。
【図５】第１の回路の構成例を示す図である。
【図６】第２の回路の構成例を示す図である。
【図７】第２の実施形態による半導体記憶装置の構成を
示す図である。
示す図である。
【図８】第３の実施形態による半導体記憶装置の構成を
示す図である。
示す図である。
【図９】従来の半導体記憶装置の構成例を示す図であ
る。
る。
【図１０】従来のデータパスの例を示す図である。
１ ＤＲＡＭ ２ セグメントロウデコーダ列 ３ セグメント ４ パッド ５ メモリセルアレイ ６ センスアンプ列 ７ リードアンプ ８ ライトバッファ ９ 第１の回路 １０ 第２の回路 rgdb_t/c リードグローバルデータバス rldb_t/c リードローカルデータバス wgdb_t/c ライトグローバルデータバス wldb_t/c ライトローカルデータバス gwsel_p グローバルライト選択信号 lwsel_p ローカルライト選択信号 wep_p ライトバッファイネーブル信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白武 慎一郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA09 BA21 BA29 CA05 CA21 5F083 KA03 LA03 LA09 LA25
Claims (7)
- 【請求項１】 センスアンプから転送された読み出しデ
ータを増幅する複数のリードアンプ回路と、書き込みデ
ータを上記センスアンプへ駆動する複数のライトバッフ
ァ回路とを有する半導体記憶装置であって、 上記複数のリードアンプ回路および上記複数のライトバ
ッファ回路の少なくとも一方を、互いに隣接させて配置
したことを特徴とする半導体記憶装置。 - 【請求項２】 上記複数のリードアンプ回路同士を隣接
させて配置し、その両側に上記複数のライトバッファ回
路を分散して配置したことを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 上記複数のライトバッファ回路同士を隣
接させて配置し、その両側に上記複数のリードアンプ回
路を分散して配置したことを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項４】 上記複数のリードアンプ回路同士を隣接
させて配置するとともに、上記複数のライトバッファ回
路同士も隣接させて配置したことを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項５】 上記センスアンプは、ライト動作時には
ローカルライト選択信号によって活性化され、上記ロー
カルライト選択信号は、センスアンプ列とセグメントロ
ウデコーダ列とのクロス部分にある第１の回路から駆動
されることを特徴とする請求項２に記載の半導体記憶装
置。 - 【請求項６】 上記第１の回路は、グローバルライト選
択信号による制御を受け、また上記ライトバッファは、
ライトイネーブル信号による制御を受けて活性化するも
のであり、それらグローバルライト選択信号およびライ
トイネーブル信号は同じ制御信号を受けて活性化される
ことを特徴とする請求項５に記載の半導体記憶装置。 - 【請求項７】 上記グローバルライト選択信号およびラ
イトイネーブル信号を制御・駆動する第２の回路は、上
記セグメントロウデコーダ列とアンプ列とのクロス部分
もしくはその近傍に配置されることを特徴とする請求項
６に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000370482A JP2002176153A (ja) | 2000-12-05 | 2000-12-05 | 半導体記憶装置 |
| US09/962,147 US6477074B2 (en) | 2000-12-05 | 2001-09-26 | Semiconductor memory integrated circuit having high-speed data read and write operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000370482A JP2002176153A (ja) | 2000-12-05 | 2000-12-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176153A true JP2002176153A (ja) | 2002-06-21 |
Family
ID=18840375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000370482A Pending JP2002176153A (ja) | 2000-12-05 | 2000-12-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6477074B2 (ja) |
| JP (1) | JP2002176153A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280401B2 (en) * | 2003-07-10 | 2007-10-09 | Telairity Semiconductor, Inc. | High speed data access memory arrays |
| CN105206294B (zh) * | 2014-06-12 | 2018-01-05 | 华邦电子股份有限公司 | 半导体存储器装置 |
| US9281018B2 (en) * | 2014-07-25 | 2016-03-08 | Winbond Electronics Corp. | Semiconductor memory |
| KR102336458B1 (ko) | 2015-07-30 | 2021-12-08 | 삼성전자주식회사 | 고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246151A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 |
| JPH11195766A (ja) * | 1997-10-31 | 1999-07-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000036189A (ja) * | 1998-07-16 | 2000-02-02 | Fujitsu Ltd | 半導体記憶装置 |
| WO2000051184A1 (fr) * | 1999-02-23 | 2000-08-31 | Hitachi, Ltd | Dispositif a circuit integre en semiconducteur |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312100A (ja) * | 1994-05-17 | 1995-11-28 | Seiko Instr Inc | 半導体メモリ集積回路 |
| TW325566B (en) * | 1996-01-31 | 1998-01-21 | Toshiba Co Ltd | Semiconductor integrated circuit (IC) device |
-
2000
- 2000-12-05 JP JP2000370482A patent/JP2002176153A/ja active Pending
-
2001
- 2001-09-26 US US09/962,147 patent/US6477074B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246151A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 |
| JPH11195766A (ja) * | 1997-10-31 | 1999-07-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2000036189A (ja) * | 1998-07-16 | 2000-02-02 | Fujitsu Ltd | 半導体記憶装置 |
| WO2000051184A1 (fr) * | 1999-02-23 | 2000-08-31 | Hitachi, Ltd | Dispositif a circuit integre en semiconducteur |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020067642A1 (en) | 2002-06-06 |
| US6477074B2 (en) | 2002-11-05 |
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