JP2784271B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2784271B2 JP2784271B2 JP3005021A JP502191A JP2784271B2 JP 2784271 B2 JP2784271 B2 JP 2784271B2 JP 3005021 A JP3005021 A JP 3005021A JP 502191 A JP502191 A JP 502191A JP 2784271 B2 JP2784271 B2 JP 2784271B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- memory cell
- word
- line
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に2ポートRAMのような複数データの同時読み
出しあるいは同時書き込みが可能な半導体記憶装置に関
する。
し、特に2ポートRAMのような複数データの同時読み
出しあるいは同時書き込みが可能な半導体記憶装置に関
する。
【0002】
【従来の技術】図4は昭和60年度電子通信学会総合全
国大会講演論文集(469)『DSSP1の2ポートR
AM』に記載された従来の2ポートRAMのメモリセル
構成を示す回路図である。同図に示すように、メモリセ
ル部1において、電源,接地間に設けられたCMOSイ
ンバータ2,3の入出力の交叉接続よりフリップフロッ
プ型のメモリセル4を構成している。
国大会講演論文集(469)『DSSP1の2ポートR
AM』に記載された従来の2ポートRAMのメモリセル
構成を示す回路図である。同図に示すように、メモリセ
ル部1において、電源,接地間に設けられたCMOSイ
ンバータ2,3の入出力の交叉接続よりフリップフロッ
プ型のメモリセル4を構成している。
【0003】そして、メモリセル4の第1及び第2のノ
ードN1(インバータ2の出力部)及びN2(インバー
タ3の出力部)が、Nチャネルのアクセストランジスタ
5及び6を介して第1ビット線BL1及びバーBL1に
それぞれ接続される。また、メモリセル4の第3及び第
4のノードN3(インバータ2の出力部)及びN4(イ
ンバータ3の出力部)が、Pチャネルのアクセストラン
ジスタ7及び8を介して第2ビット線BL2及びバーB
L2にそれぞれ接続される。そして、第1アクセストラ
ンジスタ5,6のゲートに第1ワード線WL1が接続さ
れ、第2アクセストランジスタ7,8のゲートに第2ワ
ード線WL2が接続される。
ードN1(インバータ2の出力部)及びN2(インバー
タ3の出力部)が、Nチャネルのアクセストランジスタ
5及び6を介して第1ビット線BL1及びバーBL1に
それぞれ接続される。また、メモリセル4の第3及び第
4のノードN3(インバータ2の出力部)及びN4(イ
ンバータ3の出力部)が、Pチャネルのアクセストラン
ジスタ7及び8を介して第2ビット線BL2及びバーB
L2にそれぞれ接続される。そして、第1アクセストラ
ンジスタ5,6のゲートに第1ワード線WL1が接続さ
れ、第2アクセストランジスタ7,8のゲートに第2ワ
ード線WL2が接続される。
【0004】図5は従来の2ポートRAMの全体構成を
示す説明図である。同図に示すように、図4で示したメ
モリセル部1はマトリクス状に配置され、第1ワード線
WL1がワード線ドライバ13を介して第1デコーダ1
1に接続され、第2ワード線WL2がワード線ドライバ
13を介して第2デコーダ12に接続される。そして、
第1ビット線対BL1,バーBL1は第1センスアンプ
21(書き込みドライバを兼ねる)に接続され、第2ビ
ット線対BL2,バーBL2は第2センスアンプ22
(書き込みドライバを兼ねる)に接続される。
示す説明図である。同図に示すように、図4で示したメ
モリセル部1はマトリクス状に配置され、第1ワード線
WL1がワード線ドライバ13を介して第1デコーダ1
1に接続され、第2ワード線WL2がワード線ドライバ
13を介して第2デコーダ12に接続される。そして、
第1ビット線対BL1,バーBL1は第1センスアンプ
21(書き込みドライバを兼ねる)に接続され、第2ビ
ット線対BL2,バーBL2は第2センスアンプ22
(書き込みドライバを兼ねる)に接続される。
【0005】第1デコーダ11はアドレス信号AD1を
デコードし、ドライバ13を介して第1ワード線WL1
を選択的にHレベルにし、第2デコーダ12はアドレス
信号AD2をデコードし、ドライバ13を介して第2ワ
ード線WL2を選択的にLレベルにする。
デコードし、ドライバ13を介して第1ワード線WL1
を選択的にHレベルにし、第2デコーダ12はアドレス
信号AD2をデコードし、ドライバ13を介して第2ワ
ード線WL2を選択的にLレベルにする。
【0006】第1センスアンプ21は読み出し時におい
て、第1ビット線対間BL1,バーBL1の電位差を増
幅して図示しない第1の入出力線に出力する。また、書
き込み時において、第1の入出力線より得た書き込みデ
ータを第1ビット線対BL1,バーBL1に伝達する。
同様に、第2センスアンプ22は読み出し時において、
第2ビット線対間BL2,バーBL2の電位差を増幅し
て図示しない第2の入出力線に出力し、書き込み時にお
いて、第2の入出力線より得た書き込みデータを第2ビ
ット線対BL2,バーBL2に伝達する。
て、第1ビット線対間BL1,バーBL1の電位差を増
幅して図示しない第1の入出力線に出力する。また、書
き込み時において、第1の入出力線より得た書き込みデ
ータを第1ビット線対BL1,バーBL1に伝達する。
同様に、第2センスアンプ22は読み出し時において、
第2ビット線対間BL2,バーBL2の電位差を増幅し
て図示しない第2の入出力線に出力し、書き込み時にお
いて、第2の入出力線より得た書き込みデータを第2ビ
ット線対BL2,バーBL2に伝達する。
【0007】このように2ポートRAMは、第1デコー
ダ11、第1ワード線WL1、メモリセル部1内の第1
アクセストランジスタ5,6、第1ビット線BL1及び
第1センスアンプ21より第1ポートを構成し、第2デ
コーダ12、第2ワード線WL2、メモリセル1内の第
2アクセストランジスタ7,8、第2ビット線BL2及
び第2センスアンプ22より第2ポートを構成してい
る。
ダ11、第1ワード線WL1、メモリセル部1内の第1
アクセストランジスタ5,6、第1ビット線BL1及び
第1センスアンプ21より第1ポートを構成し、第2デ
コーダ12、第2ワード線WL2、メモリセル1内の第
2アクセストランジスタ7,8、第2ビット線BL2及
び第2センスアンプ22より第2ポートを構成してい
る。
【0008】上記構成において、読み出し動作を説明す
る。
る。
【0009】まず、アドレス信号AD1及びAD2が第
1及び第2のデコーダ11及び12によりそれぞれデコ
ードされることにより、複数の第1及び第2のワード線
のうちそれぞれ1本の第1及び第2のワード線WL1及
びWL2が選択される。
1及び第2のデコーダ11及び12によりそれぞれデコ
ードされることにより、複数の第1及び第2のワード線
のうちそれぞれ1本の第1及び第2のワード線WL1及
びWL2が選択される。
【0010】その結果、選択された第1ワード線WL1
に接続された第1アクセストランジスタ5,6がオンす
るとともに、選択された第2ワード線WL2に接続され
た第2アクセストランジスタ7,8がオンするため、同
時に2行のメモリセル4の記憶データが、第1ポート及
び第2ポートとで独立して、第1ビット線対BL1,バ
ーBL1及び第2ビット線対BL2,バーBL2の電位
差として現れる。
に接続された第1アクセストランジスタ5,6がオンす
るとともに、選択された第2ワード線WL2に接続され
た第2アクセストランジスタ7,8がオンするため、同
時に2行のメモリセル4の記憶データが、第1ポート及
び第2ポートとで独立して、第1ビット線対BL1,バ
ーBL1及び第2ビット線対BL2,バーBL2の電位
差として現れる。
【0011】そして、第1ビット線対BL1,バーBL
1間の電位差が第1センスアンプ21に増幅されて第1
の入出力線に読み出されるとともに、第2ビット線対B
L2,バーBL2間の電位差が第2センスアンプ22に
増幅されて第2の入出力線に読み出されることにより、
2データの同時読み出しが可能となる。
1間の電位差が第1センスアンプ21に増幅されて第1
の入出力線に読み出されるとともに、第2ビット線対B
L2,バーBL2間の電位差が第2センスアンプ22に
増幅されて第2の入出力線に読み出されることにより、
2データの同時読み出しが可能となる。
【0012】一方、書き込みは、読み出しとは逆方向
に、第1及び第2の入出力線を介してそれぞれ得た第1
及び第2の書き込みデータを、第1及び第2のセンスア
ンプ21及び22によりそれぞれ増幅して、第1及び第
2のビット線対BL1,バーBL1及びBL2,バーB
L2に伝達し、第1及び第2のデコーダ11及び12よ
り選択された第1及び第2のワード線WL1及びWL2
に接続されたメモリセル部1内のメモリセル1にそれぞ
れ第1及び第2の書き込みデータが書き込まれる。
に、第1及び第2の入出力線を介してそれぞれ得た第1
及び第2の書き込みデータを、第1及び第2のセンスア
ンプ21及び22によりそれぞれ増幅して、第1及び第
2のビット線対BL1,バーBL1及びBL2,バーB
L2に伝達し、第1及び第2のデコーダ11及び12よ
り選択された第1及び第2のワード線WL1及びWL2
に接続されたメモリセル部1内のメモリセル1にそれぞ
れ第1及び第2の書き込みデータが書き込まれる。
【0013】従来の2ポートRAMにおいて、一般に、
ワード線は集積度を向上させるため、トランジスタのゲ
ート材料であるポリシリコン等を用いることが多い。し
かし、ポリシリコン等の配線材料はアルミ配線等の金属
配線に比べ抵抗率が高いため、ワード線をポリシリコン
で形成すると、読み出し、書込み時におけるメモリセル
へのアクセスの際、RC時定数で決定するワード線の立
ち上がり及び立ち下がり時間(以下、これらを総称し
て、「ワード線遅延時間」という。)が長くなり、メモ
リ全体のアクセス時間を遅くする原因となる。特に大容
量のメモリではワード線長が長くなる傾向にあり、ワー
ド線をポリシリコンで形成した場合におけるワード線遅
延時間は無視できない大きな値になる。
ワード線は集積度を向上させるため、トランジスタのゲ
ート材料であるポリシリコン等を用いることが多い。し
かし、ポリシリコン等の配線材料はアルミ配線等の金属
配線に比べ抵抗率が高いため、ワード線をポリシリコン
で形成すると、読み出し、書込み時におけるメモリセル
へのアクセスの際、RC時定数で決定するワード線の立
ち上がり及び立ち下がり時間(以下、これらを総称し
て、「ワード線遅延時間」という。)が長くなり、メモ
リ全体のアクセス時間を遅くする原因となる。特に大容
量のメモリではワード線長が長くなる傾向にあり、ワー
ド線をポリシリコンで形成した場合におけるワード線遅
延時間は無視できない大きな値になる。
【0014】
【発明が解決しようとする課題】従来の2ポートRAM
は以上のように構成されており、大容量化に伴いワード
線に接続すべきメモリセル数が増加すると、ワード線長
が長くなることによりワード線抵抗が大きくなりすぎる
ため、ワード線のRC時定数で決定するワード線遅延時
間が無視できない大きな値になるという問題点があっ
た。
は以上のように構成されており、大容量化に伴いワード
線に接続すべきメモリセル数が増加すると、ワード線長
が長くなることによりワード線抵抗が大きくなりすぎる
ため、ワード線のRC時定数で決定するワード線遅延時
間が無視できない大きな値になるという問題点があっ
た。
【0015】この発明は上記問題点を解決するためにな
されたもので、集積化を損ねることなく、大容量化によ
ってもワード線遅延時間を最小限に抑えることができる
2ポート半導体記憶装置を得ることを目的とする。
されたもので、集積化を損ねることなく、大容量化によ
ってもワード線遅延時間を最小限に抑えることができる
2ポート半導体記憶装置を得ることを目的とする。
【0016】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、各組が第1及び第2のワード線を含む複数
のワード線組と、マトリクス状に配置され、前記複数の
ワード線組それぞれにおける前記第1及び第2のワード
線それぞれに行単位で共通に接続されたメモリセルを備
え、前記複数の第1及び第2のワード線をそれぞれ選択
的に活性化することにより、選択された前記第1のワー
ド線に接続されたメモリセルにアクセスすると同時に、
選択された前記第2のワード線に接続されたメモリセル
にアクセスすることが可能であり、同一行にあるメモリ
セルを複数のブロックに分割し、各ブロックを第1及び
第2のグループにそれぞれ区分けし、前記第1のグルー
プのブロックにおける前記ワード線組のうち第1のワー
ド線のみに対し前記第1のワード線よりも低い抵抗値の
第1の低抵抗配線を並列に接続するとともに、前記第2
のグループのブロックにおける前記ワード線組のうち第
2のワード線のみに対し前記第2のワード線よりも低い
抵抗値の第2の低抵抗配線を並列に接続している。
記憶装置は、各組が第1及び第2のワード線を含む複数
のワード線組と、マトリクス状に配置され、前記複数の
ワード線組それぞれにおける前記第1及び第2のワード
線それぞれに行単位で共通に接続されたメモリセルを備
え、前記複数の第1及び第2のワード線をそれぞれ選択
的に活性化することにより、選択された前記第1のワー
ド線に接続されたメモリセルにアクセスすると同時に、
選択された前記第2のワード線に接続されたメモリセル
にアクセスすることが可能であり、同一行にあるメモリ
セルを複数のブロックに分割し、各ブロックを第1及び
第2のグループにそれぞれ区分けし、前記第1のグルー
プのブロックにおける前記ワード線組のうち第1のワー
ド線のみに対し前記第1のワード線よりも低い抵抗値の
第1の低抵抗配線を並列に接続するとともに、前記第2
のグループのブロックにおける前記ワード線組のうち第
2のワード線のみに対し前記第2のワード線よりも低い
抵抗値の第2の低抵抗配線を並列に接続している。
【0017】
【作用】この発明においては、同一行にあるメモリセル
を複数のブロックに分割し、各ブロックを第1及び第2
のグループにそれぞれ区分けし、第1のグループのブロ
ックにおけるワード線組のうち第1のワード線のみに対
し第1のワード線よりも低い抵抗値の第1の低抵抗配線
を並列に接続するとともに、第2のグループのブロック
におけるワード線組のうち第2のワード線のみに対し第
2のワード線よりも低い抵抗値の第2の低抵抗配線を並
列に接続したため、第1及び第2の低抵抗配線を並列し
て設ける分、第1及び第2のワード線それぞれの抵抗値
は低くなる。
を複数のブロックに分割し、各ブロックを第1及び第2
のグループにそれぞれ区分けし、第1のグループのブロ
ックにおけるワード線組のうち第1のワード線のみに対
し第1のワード線よりも低い抵抗値の第1の低抵抗配線
を並列に接続するとともに、第2のグループのブロック
におけるワード線組のうち第2のワード線のみに対し第
2のワード線よりも低い抵抗値の第2の低抵抗配線を並
列に接続したため、第1及び第2の低抵抗配線を並列し
て設ける分、第1及び第2のワード線それぞれの抵抗値
は低くなる。
【0018】また、第1及び第2の低抵抗配線は、第1
及び第2のグループのそれぞれのブロックにおいて択一
的に設けられるため、各メモリセルに対し、第1及び第
2の低抵抗配線のうち、どちらか1本の低抵抗配線が形
成されるだけで済む。
及び第2のグループのそれぞれのブロックにおいて択一
的に設けられるため、各メモリセルに対し、第1及び第
2の低抵抗配線のうち、どちらか1本の低抵抗配線が形
成されるだけで済む。
【0019】
【実施例】図1はこの発明の一実施例である2ポートR
AMの構成を示すブロック図である。同図に示すよう
に、メモリセルアレイ30はメモリセルアレイブロック
30A〜30Dに分割され、各メモリセルアレイブロッ
ク30A〜30Dのメモリセル部31はマトリクス状に
配置され(図1では1行のみ示す)、同一行のメモリセ
ル部31に対し、メモリセルアレイブロック30A〜3
0Dで共通に第1及び第2のワード線WL1及びWL2
がそれぞれ接続される。
AMの構成を示すブロック図である。同図に示すよう
に、メモリセルアレイ30はメモリセルアレイブロック
30A〜30Dに分割され、各メモリセルアレイブロッ
ク30A〜30Dのメモリセル部31はマトリクス状に
配置され(図1では1行のみ示す)、同一行のメモリセ
ル部31に対し、メモリセルアレイブロック30A〜3
0Dで共通に第1及び第2のワード線WL1及びWL2
がそれぞれ接続される。
【0020】そして、メモリセルアレイブロック30
A、30Cそれぞれにおける第1ワード線WL1の両端
に、アルミで形成された第1バイパス配線40A,40
Cがそれぞれ第1ワード線にWL1に対し並列に設けら
れ、メモリセルアレイブロック30B、30Dそれぞれ
における第2ワード線WL2の両端に、アルミで形成さ
れた第2バイパス配線40B,40Dが第2ワード線に
それぞれWL2に対し並列に設けらる。
A、30Cそれぞれにおける第1ワード線WL1の両端
に、アルミで形成された第1バイパス配線40A,40
Cがそれぞれ第1ワード線にWL1に対し並列に設けら
れ、メモリセルアレイブロック30B、30Dそれぞれ
における第2ワード線WL2の両端に、アルミで形成さ
れた第2バイパス配線40B,40Dが第2ワード線に
それぞれWL2に対し並列に設けらる。
【0021】なお、図示していないが、各メモリセルア
レイブロック30A〜30Dにおけるメモリセル部31
とビット線対BL1,バーBL1及びBL2,バーBL
2との接続関係は、図4及び図5の従来例で示したメモ
リセルアレイ10におけるメモリセル部1とビット線対
BL1,バーBL1及びBL2,バーBL2との接続関
係と同様である。また、第1及び第2のデコーダ11及
び12、ワード線ドライバ13はもちろん、図示しない
センスアンプ等の構成も図5で示した従来例と同様であ
る。
レイブロック30A〜30Dにおけるメモリセル部31
とビット線対BL1,バーBL1及びBL2,バーBL
2との接続関係は、図4及び図5の従来例で示したメモ
リセルアレイ10におけるメモリセル部1とビット線対
BL1,バーBL1及びBL2,バーBL2との接続関
係と同様である。また、第1及び第2のデコーダ11及
び12、ワード線ドライバ13はもちろん、図示しない
センスアンプ等の構成も図5で示した従来例と同様であ
る。
【0022】図2は図1で示したメモリセル部31の内
部を示す回路図である。同図に示すように、メモリセル
部31は、電源,接地間に設けられたCMOSインバー
タ32,33の入出力の交叉接続よりフリップフロップ
型のメモリセル34を構成している。CMOSインバー
タ32はPMOSトランジスタ32AとNMOSトラン
ジスタ32Bとにより構成され、CMOSインバータ3
3はPMOSトランジスタ33AとNMOSトランジス
タ33Bとにより構成される。
部を示す回路図である。同図に示すように、メモリセル
部31は、電源,接地間に設けられたCMOSインバー
タ32,33の入出力の交叉接続よりフリップフロップ
型のメモリセル34を構成している。CMOSインバー
タ32はPMOSトランジスタ32AとNMOSトラン
ジスタ32Bとにより構成され、CMOSインバータ3
3はPMOSトランジスタ33AとNMOSトランジス
タ33Bとにより構成される。
【0023】そして、メモリセル34のノードN5(イ
ンバータ32の出力部)及びN6(インバータ33の出
力部)が、Nチャネルの第1アクセストランジスタ35
及び36を介して第1ビット線BL1及びバーBL1に
それぞれ接続される。また、メモリセル34のノードN
5及びN6が、Nチャネルの第2アクセストランジスタ
37及び38を介して第2ビット線BL2及びバーBL
2にそれぞれ接続される。そして、第1アクセストラン
ジスタ35,36のゲートに第1ワード線WL1が接続
され、第2アクセストランジスタ37,38のゲートに
第2ワード線WL2が接続される。
ンバータ32の出力部)及びN6(インバータ33の出
力部)が、Nチャネルの第1アクセストランジスタ35
及び36を介して第1ビット線BL1及びバーBL1に
それぞれ接続される。また、メモリセル34のノードN
5及びN6が、Nチャネルの第2アクセストランジスタ
37及び38を介して第2ビット線BL2及びバーBL
2にそれぞれ接続される。そして、第1アクセストラン
ジスタ35,36のゲートに第1ワード線WL1が接続
され、第2アクセストランジスタ37,38のゲートに
第2ワード線WL2が接続される。
【0024】また、第1及び第2のワード線WL1及び
WL2に並行して1本のバイパス配線40(40A〜4
0D)が設けられる。
WL2に並行して1本のバイパス配線40(40A〜4
0D)が設けられる。
【0025】図3はメモリセル部31の平面レイアウト
の概略を示す説明図である。同図において、GNDは接
地線、VCCが電源線を示してる。また、斜線部がトラン
ジスタ活性領域を示し、直線で示した配線において、実
線が第1層アルミ配線、短い破線が第2層アルミ配線、
長い破線がポリシリコン配線(ワード線、トランジスタ
のゲート)をそれぞれ示し、×,■はコンタクト部を、
□はバイアホールを示している。
の概略を示す説明図である。同図において、GNDは接
地線、VCCが電源線を示してる。また、斜線部がトラン
ジスタ活性領域を示し、直線で示した配線において、実
線が第1層アルミ配線、短い破線が第2層アルミ配線、
長い破線がポリシリコン配線(ワード線、トランジスタ
のゲート)をそれぞれ示し、×,■はコンタクト部を、
□はバイアホールを示している。
【0026】同図に示すように、Pウェル領域39A中
にNチャネルアクセストランジスタ35〜38とCMO
Sインバータ32及び33のNMOSトランジスタ32
B及び33Bとが形成され、Nウェル領域39B中にC
MOSインバータ32及び33のPMOSトランジスタ
32A及び33Aとが形成される。
にNチャネルアクセストランジスタ35〜38とCMO
Sインバータ32及び33のNMOSトランジスタ32
B及び33Bとが形成され、Nウェル領域39B中にC
MOSインバータ32及び33のPMOSトランジスタ
32A及び33Aとが形成される。
【0027】そして、アクセストランジスタ35〜38
とメモリセル34(CMOSインバータ32,33)と
が第1層アルミ配線及びポリシリコン配線を介する、あ
るいは、トランジスタ活性領域を共有することにより、
図2の回路図に示すように接続される。また、アクセス
トランジスタ35〜38とビット線対BL1,バーBL
1及びBL2,バーBL2との接続はバイアホールを介
して行われる。
とメモリセル34(CMOSインバータ32,33)と
が第1層アルミ配線及びポリシリコン配線を介する、あ
るいは、トランジスタ活性領域を共有することにより、
図2の回路図に示すように接続される。また、アクセス
トランジスタ35〜38とビット線対BL1,バーBL
1及びBL2,バーBL2との接続はバイアホールを介
して行われる。
【0028】第1ワード線WL1はポリシリコン配線で
形成され、第1アクセストランジスタ35及び36のゲ
ートを兼ねることにより集積度を高めており、第2ワー
ド線WL2はポリシリコン配線形成され、第2アクセス
トランジスタ37及び38のゲートを兼ねることにより
集積度を高めている。そして、図3において、第1ワー
ド線WL1よりやや上方に、第1層アルミ配線で形成さ
れるバイパス配線40が、第1層アルミ配線で形成され
る他の配線(接地線,電源線)とは独立して形成され
る。
形成され、第1アクセストランジスタ35及び36のゲ
ートを兼ねることにより集積度を高めており、第2ワー
ド線WL2はポリシリコン配線形成され、第2アクセス
トランジスタ37及び38のゲートを兼ねることにより
集積度を高めている。そして、図3において、第1ワー
ド線WL1よりやや上方に、第1層アルミ配線で形成さ
れるバイパス配線40が、第1層アルミ配線で形成され
る他の配線(接地線,電源線)とは独立して形成され
る。
【0029】このような構成の2ポートRAMのメモリ
セルアレイ31への読み出し及び書き込み動作は従来と
全く同様に行われる。この時、第1ワード線WL1には
第1バイパス配線40A,40Cが並設され、第2ワー
ド線WL2には第2バイパス配線40B,40Dが並設
されるため、第1及び第2ワード線WL1及びWL2そ
れぞれには、その全長の1/2の長さのバイパス配線が
並列に接続されることと等価になる。
セルアレイ31への読み出し及び書き込み動作は従来と
全く同様に行われる。この時、第1ワード線WL1には
第1バイパス配線40A,40Cが並設され、第2ワー
ド線WL2には第2バイパス配線40B,40Dが並設
されるため、第1及び第2ワード線WL1及びWL2そ
れぞれには、その全長の1/2の長さのバイパス配線が
並列に接続されることと等価になる。
【0030】したがって、バイパス配線の抵抗がワード
線の抵抗に比べ無視できる場合、バイパス配線と(第1
及び第2)ワード線との合成抵抗により形成される第1
及び第2のワード線抵抗値は共に従来の1/2になる。
線の抵抗に比べ無視できる場合、バイパス配線と(第1
及び第2)ワード線との合成抵抗により形成される第1
及び第2のワード線抵抗値は共に従来の1/2になる。
【0031】つまり、第1及び第2のワード線それぞれ
に対し、低抵抗なバイパス配線が並列に設けられること
により、バイパス配線の長さ分、第1及び第2のワード
線抵抗値を小さくすることがきる。
に対し、低抵抗なバイパス配線が並列に設けられること
により、バイパス配線の長さ分、第1及び第2のワード
線抵抗値を小さくすることがきる。
【0032】一方、バイパス配線を付加する分、第1及
び第2のワード線に付随する負荷容量が増加するが、バ
イパス配線に付随する負荷容量は、アクセストランジス
タのゲートに付随する負荷容量に比べて十分小さいた
め、バイパス配線の付加に伴う第1及び第2のワード線
に付随する負荷容量の増加は無視できる。
び第2のワード線に付随する負荷容量が増加するが、バ
イパス配線に付随する負荷容量は、アクセストランジス
タのゲートに付随する負荷容量に比べて十分小さいた
め、バイパス配線の付加に伴う第1及び第2のワード線
に付随する負荷容量の増加は無視できる。
【0033】その結果、大容量化に伴いワード線長が長
くなっても、他に悪影響を及ぼすことなくワード線抵抗
値を十分低減化できるため、読み出し及び書き込み時に
おけるワード線遅延時間の増加を最小限に抑えることが
できる。
くなっても、他に悪影響を及ぼすことなくワード線抵抗
値を十分低減化できるため、読み出し及び書き込み時に
おけるワード線遅延時間の増加を最小限に抑えることが
できる。
【0034】しかも、図1に示すように、メモリセルア
レイブロック単位で、第1及び第2のワード線WL1及
びWL2のうち、一方のワード線にのみバイパス配線を
設けるように構成したため、メモリセル部31のレイア
ウトは図3に示すように、メモリセル部31において1
本のアルミ配線を余分に設けるだけで、第1及び第2の
ワード線WL1及びWL2それぞれにバイパス配線を施
すことができるため、バイパス配線を設けることによる
メモリセル部31のレイアウト面積の増大はわずかで済
む。したがって、バイパス配線を設けることにより集積
度が損なわれることはない。
レイブロック単位で、第1及び第2のワード線WL1及
びWL2のうち、一方のワード線にのみバイパス配線を
設けるように構成したため、メモリセル部31のレイア
ウトは図3に示すように、メモリセル部31において1
本のアルミ配線を余分に設けるだけで、第1及び第2の
ワード線WL1及びWL2それぞれにバイパス配線を施
すことができるため、バイパス配線を設けることによる
メモリセル部31のレイアウト面積の増大はわずかで済
む。したがって、バイパス配線を設けることにより集積
度が損なわれることはない。
【0035】また、メモリセルアレイブロック30A〜
30Dに対し、WL1,WL2,WL1,WL2と隣接
するメモリセルアレイブロック単位で交互に、第1及び
第2ワード線WL1及びWL2に対して並列にバイパス
配線40A〜40Dがそれぞれ設けられたため、第1ワ
ード線WL1と第2ワード線WL2とでのバイパス配線
の接続による低抵抗領域の偏りを最小限に抑えることが
できる。
30Dに対し、WL1,WL2,WL1,WL2と隣接
するメモリセルアレイブロック単位で交互に、第1及び
第2ワード線WL1及びWL2に対して並列にバイパス
配線40A〜40Dがそれぞれ設けられたため、第1ワ
ード線WL1と第2ワード線WL2とでのバイパス配線
の接続による低抵抗領域の偏りを最小限に抑えることが
できる。
【0036】なお、この実施例では2ポートRAMの読
み出し及び書き込み動作について説明したが、本発明は
同様な構成の2ポートROMにも適用可能である。ま
た、この実施例ではワード線をポリシリコンで構成した
例を示したがこれに限定されず、高集積化可能だが抵抗
が大きい材料でワード線を構成したすべての2ポート半
導体記憶装置に、この発明は適用可能である。
み出し及び書き込み動作について説明したが、本発明は
同様な構成の2ポートROMにも適用可能である。ま
た、この実施例ではワード線をポリシリコンで構成した
例を示したがこれに限定されず、高集積化可能だが抵抗
が大きい材料でワード線を構成したすべての2ポート半
導体記憶装置に、この発明は適用可能である。
【0037】また、この実施例では2ポートRAMを示
したが、3つ以上のデータの同時、読み出しあるいは書
き込み可能な3ポート以上の半導体記憶装置において
も、この発明を適用することができる。
したが、3つ以上のデータの同時、読み出しあるいは書
き込み可能な3ポート以上の半導体記憶装置において
も、この発明を適用することができる。
【0038】
【発明の効果】以上説明したように、この発明によれ
ば、同一行にあるメモリセルを複数のブロックに分割
し、各ブロックを第1及び第2のグループにそれぞれ区
分けし、第1のグループのブロックにおけるワード線組
のうち第1のワード線のみに対し第1のワード線よりも
低い抵抗値の第1の低抵抗配線を並列に接続するととも
に、第2のグループのブロックにおけるワード線組のう
ち第2のワード線のみに対し第2のワード線よりも低い
抵抗値の第2の低抵抗配線を並列に接続したため、第1
及び第2の低抵抗配線を並列して設ける分、第1及び第
2のワード線の抵抗値は低くなり、大容量化によっても
ワード線遅延時間を最小限に抑えることができる。
ば、同一行にあるメモリセルを複数のブロックに分割
し、各ブロックを第1及び第2のグループにそれぞれ区
分けし、第1のグループのブロックにおけるワード線組
のうち第1のワード線のみに対し第1のワード線よりも
低い抵抗値の第1の低抵抗配線を並列に接続するととも
に、第2のグループのブロックにおけるワード線組のう
ち第2のワード線のみに対し第2のワード線よりも低い
抵抗値の第2の低抵抗配線を並列に接続したため、第1
及び第2の低抵抗配線を並列して設ける分、第1及び第
2のワード線の抵抗値は低くなり、大容量化によっても
ワード線遅延時間を最小限に抑えることができる。
【0039】また、第1及び第2の低抵抗配線は、第1
及び第2のグループのそれぞれのブロックにおいてのみ
設けられており、各メモリセルに対し、第1及び第2の
低抵抗配線のうち、どちらか1本の低抵抗配線が形成さ
れるだけで済むため、集積化を損ねることもない。
及び第2のグループのそれぞれのブロックにおいてのみ
設けられており、各メモリセルに対し、第1及び第2の
低抵抗配線のうち、どちらか1本の低抵抗配線が形成さ
れるだけで済むため、集積化を損ねることもない。
【図1】この発明の一実施例である2ポートDRAMの
構成を示すブロック図である。
構成を示すブロック図である。
【図2】図1で示したメモリセル部の詳細を示す回路図
である。
である。
【図3】図1で示したメモリセル部の平面レイアウトを
示す説明図である。
示す説明図である。
【図4】従来の2ポートDRAMのメモリセル部を示す
回路図である。
回路図である。
【図5】従来の2ポートDRAMの構成を示すブロック
図である。
図である。
【符号の説明】 30A〜30D メモリセルアレイブロック 34 メモリセル 35〜38 アクセストランジスタ 40(40A〜40D) (第1,第2)バイパス配線 BL1,バーBL1 第1ビット線対 BL2,バーBL2 第2ビット線対 WL1 第1ワード線 WL2 第2ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/11 (58)調査した分野(Int.Cl.6,DB名) G11C 11/41 H01L 21/8244 H01L 27/11
Claims (1)
- 【請求項1】 各組が第1及び第2のワード線を含む複
数のワード線組と、マトリクス状に配置され、前記複数
のワード線組それぞれにおける前記第1及び第2のワー
ド線に行単位で共通に接続されたメモリセルを備え、前
記第1及び第2のワード線をそれぞれ選択的に活性化す
ることにより、選択された前記第1のワード線に接続さ
れたメモリセルにアクセスすると同時に、選択された前
記第2のワード線に接続されたメモリセルにもアクセス
することが可能な半導体記憶装置において、 同一行にあるメモリセルを複数のブロックに分割し、各
ブロックを第1及び第2のグループに区分けし、前記第
1のグループのブロックにおける前記ワード線組のうち
第1のワード線のみに対し前記第1のワード線よりも低
い抵抗値の第1の低抵抗配線を並列に接続するととも
に、前記第2のグループのブロックにおける前記ワード
線組のうち第2のワード線のみに対し前記第2のワード
線よりも低い抵抗値の第2の低抵抗配線を並列に接続し
たことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3005021A JP2784271B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3005021A JP2784271B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04238191A JPH04238191A (ja) | 1992-08-26 |
JP2784271B2 true JP2784271B2 (ja) | 1998-08-06 |
Family
ID=11599857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3005021A Expired - Lifetime JP2784271B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2784271B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3862346B2 (ja) * | 1997-03-13 | 2006-12-27 | 富士通株式会社 | 駆動回路及びそれを利用した半導体記憶装置 |
JP5420582B2 (ja) * | 2000-05-16 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9025356B2 (en) * | 2011-08-30 | 2015-05-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fly-over conductor segments in integrated circuits with successive load devices along a signal path |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01307091A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | マルチポートメモリ |
JP2751298B2 (ja) * | 1989-01-26 | 1998-05-18 | 日本電気株式会社 | 半導体記憶装置 |
-
1991
- 1991-01-21 JP JP3005021A patent/JP2784271B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04238191A (ja) | 1992-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5379248A (en) | Semiconductor memory device | |
US7330392B2 (en) | Dual port semiconductor memory device | |
US5554874A (en) | Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells | |
JP3249871B2 (ja) | 半導体記憶装置 | |
US20210134371A1 (en) | Sram memory having subarrays with common io block | |
JPH054757B2 (ja) | ||
JP2009238332A (ja) | 半導体記憶装置 | |
KR100253781B1 (ko) | 스태틱형 반도체 기억 장치 및 그 동작 방법 | |
US6738306B2 (en) | SRAM cell with single-ended and differential read/write ports | |
US6178134B1 (en) | Static random access memory with global bit-lines | |
US5781488A (en) | DRAM with new I/O data path configuration | |
US5802004A (en) | Clocked sense amplifier with wordline tracking | |
US7433259B2 (en) | Semiconductor memory device having layered bit line structure | |
US5375097A (en) | Segmented bus architecture for improving speed in integrated circuit memories | |
JP2784271B2 (ja) | 半導体記憶装置 | |
US7403408B2 (en) | Semiconductor memory device and semiconductor device | |
JPH09270195A (ja) | 半導体記憶装置 | |
JP2003045187A (ja) | 半導体記憶装置 | |
JPS59217290A (ja) | 半導体メモリ | |
JP4570356B2 (ja) | オープンディジットアレイ用のセンスアンプおよびアーキテクチャ | |
JP3249912B2 (ja) | 半導体記憶装置 | |
JP2718084B2 (ja) | マルチポートメモリーセル | |
KR950001125B1 (ko) | 반도체 기억장치 | |
JP3571618B2 (ja) | スタティックランダムアクセスメモリ | |
JPH0730075A (ja) | 半導体記憶装置及びこの記憶装置を含む論理回路 |