JPS601711B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS601711B2 JPS601711B2 JP54111767A JP11176779A JPS601711B2 JP S601711 B2 JPS601711 B2 JP S601711B2 JP 54111767 A JP54111767 A JP 54111767A JP 11176779 A JP11176779 A JP 11176779A JP S601711 B2 JPS601711 B2 JP S601711B2
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- JP
- Japan
- Prior art keywords
- data line
- memory
- data
- transistor
- preamplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリにおけるメモリアレーの構成に関
するものである。
するものである。
従来１ケのトランジスタで１ビットを構成するメモリ、
たとえばＭＯＳ（Ｍｅね１一〇幻ｄｅ−Ｓｅｍｉｃｏｎ
ｄ肌ｔｏｒ）メモリでは第１図、第２図のような回路が
採用されていた。
たとえばＭＯＳ（Ｍｅね１一〇幻ｄｅ−Ｓｅｍｉｃｏｎ
ｄ肌ｔｏｒ）メモリでは第１図、第２図のような回路が
採用されていた。
すなわち第１図において、たとえばメモリセルＭＣｏを
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミーワード線ＤＷ，に同時にパルスを印加し
、メモリセルＭＣｏとＤＭ，からの読み出し信号として
、２本のデータ線Ｄｏ，Ｄｏ に現われる微少な差動信
号出力を、プリァンプＰへのセット信号Ｓｅｔをオンに
することによってプリアンプＰんを動作させて増幅し、
Ｄｏつ Ｄｏ のいずれか一方のデータ線に現われた電
圧を検出して情報“１”，“０”を弁別していた。ここ
で差敷信号出力が発生する理由は以下の通りである。ダ
ミールＤＭ，の容量Ｃｏに記憶されている亀圧は、メモ
リセルＣｏに記憶されている情報“１”，“０”に対応
した電圧のほぼ中間に設定されるから、ダミーセルの読
み出しによりデータ線に現われる電圧はメモリセルの“
１”，“０”読み出・しによるデータ線電圧のほぼ中間
となる。従って、この中間値と“１”，“０”出力との
差が極性の異なる差動信号出力となる。
読み出す場合には、ワード線Ｗｏと、他のデータ線Ｄｏ
に属するダミーワード線ＤＷ，に同時にパルスを印加し
、メモリセルＭＣｏとＤＭ，からの読み出し信号として
、２本のデータ線Ｄｏ，Ｄｏ に現われる微少な差動信
号出力を、プリァンプＰへのセット信号Ｓｅｔをオンに
することによってプリアンプＰんを動作させて増幅し、
Ｄｏつ Ｄｏ のいずれか一方のデータ線に現われた電
圧を検出して情報“１”，“０”を弁別していた。ここ
で差敷信号出力が発生する理由は以下の通りである。ダ
ミールＤＭ，の容量Ｃｏに記憶されている亀圧は、メモ
リセルＣｏに記憶されている情報“１”，“０”に対応
した電圧のほぼ中間に設定されるから、ダミーセルの読
み出しによりデータ線に現われる電圧はメモリセルの“
１”，“０”読み出・しによるデータ線電圧のほぼ中間
となる。従って、この中間値と“１”，“０”出力との
差が極性の異なる差動信号出力となる。
第２図は第１図に示す回路を複数個（例えばここでは６
４ケ）は１チップ内に実装してＢＩメモリを構成した場
合の幾何学的配置を考慮した回路を示す図である。
４ケ）は１チップ内に実装してＢＩメモリを構成した場
合の幾何学的配置を考慮した回路を示す図である。
図中白丸印がメモリセル、黒丸印がダミーセルである。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンにして、データＤｏ の信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏｕｔと
して、チップ外にとり出す。さてこのような構成での欠
点は次の点に要約される。すなわち■データ線Ｄｏ，Ｄ
ｏに現われた差動の信号の片方のみをメインアンプＭＡ
で増幅することになるので高速性の点で劣る。■片方の
信号をとり出すためにＤｏ，Ｄｏの電気的不平衡が生じ
やすく誤動作の原因となる。■電気的特性を平衡させる
べきデータ線Ｄｏ，Ｄｏ が、チップ内で幾何学的に近
接してないために、Ｄｏ，Ｄｏ に不平衡雑音が結合し
やすく、プリアンプをオンにした場合に誤動作の原因と
なる。これらの欠点により、高速にして、高安定なＬＳ
Ｉメモリの設計には従来限界があった。本発明の一つの
目的は、プリアンプとメインアンプ間で、コモンデータ
線にはいる同相ノイズを除去できる増幅回路を提供する
ことにある。本発明の一つの目的は、プリアンプの単一
出力を入力とする差動〆ィンアンプを用いる場合のよう
に、基準電圧を必要としない読出し回路を提供すること
にある。本発明の一つの目的は、簡単な回路で高速動作
が可能なメモリの読出回路を提供することにある。
たとえば、前記のようにしてデータ線Ｄｏに現われた信
号を外部に取り出すには、アドレス信号へによってトラ
ンジスタＱｏをオンにして、データＤｏ の信号をメイ
ンアンプＭＡに入力して増幅し、データ出力Ｄｏｕｔと
して、チップ外にとり出す。さてこのような構成での欠
点は次の点に要約される。すなわち■データ線Ｄｏ，Ｄ
ｏに現われた差動の信号の片方のみをメインアンプＭＡ
で増幅することになるので高速性の点で劣る。■片方の
信号をとり出すためにＤｏ，Ｄｏの電気的不平衡が生じ
やすく誤動作の原因となる。■電気的特性を平衡させる
べきデータ線Ｄｏ，Ｄｏ が、チップ内で幾何学的に近
接してないために、Ｄｏ，Ｄｏ に不平衡雑音が結合し
やすく、プリアンプをオンにした場合に誤動作の原因と
なる。これらの欠点により、高速にして、高安定なＬＳ
Ｉメモリの設計には従来限界があった。本発明の一つの
目的は、プリアンプとメインアンプ間で、コモンデータ
線にはいる同相ノイズを除去できる増幅回路を提供する
ことにある。本発明の一つの目的は、プリアンプの単一
出力を入力とする差動〆ィンアンプを用いる場合のよう
に、基準電圧を必要としない読出し回路を提供すること
にある。本発明の一つの目的は、簡単な回路で高速動作
が可能なメモリの読出回路を提供することにある。
このために、本発明の−実施例は、ダイナミック・ラン
ダム・アクセス・メモリの謙出し回路において、プリセ
ンス・アンプの相補出力をカラム・スイッチを介して、
差敷のメインアンプに供給することにより、高速かつ低
雑音の動作を可能としたものである。
ダム・アクセス・メモリの謙出し回路において、プリセ
ンス・アンプの相補出力をカラム・スイッチを介して、
差敷のメインアンプに供給することにより、高速かつ低
雑音の動作を可能としたものである。
以下実施例で詳細に説明する。
第３図は、その回路例を示すものである。
すなわち差動読み出し信号が現われるデータ線Ｄｏ，Ｄ
ｏを図中のように近接して平行に配置し、かつワード線
（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ．）の各々１本とＤｏ，
Ｄｏ の交点の中で，一方の交点のみにメモリセルを接
続する。あるメモリセル（たとえばＭＣ６３）読み出す
場合には「 そのセルが接続されていないデータ線（Ｄ
ｏ）に接続されているダミーセル（ＤＭｏ）を同時に読
み出して「データ線Ｄｏ，０ｏに現われた差動電圧をプ
リアンプＰＡｏで有効に利用する。またプリアンプＰＡ
ｏで増幅された差動信号は、デコーダの出力であるアド
レス信号Ａｏの印加によってトランジスタＱｏＱｏ ，
を通り差敷のアンプＭＡに入力し〜再び髪動で増幅され
る。このように本発明では、第２図の場合とはまったく
Ｄｏ，Ｄｏ の電気的平衡度は何ら阻害されることはな
い。第４図は、Ｄｏ，Ｄｏ の電気的平衡度を保つたま
までのメモリセル（８ビット）の接続法の概略図である
。図中ａ，ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、２
ケおき、４ケおきにメモリセルを接続する方法である。
第５図ａ、第６図はシリコンゲートプロセスを用いて第
４図ｂ，ｃを実現するレイアウト例である。第５図ｂは
第５図ａのＡＡ′部の断面図である。図中、ポリシリコ
ンで形成された記憶容量形成電極ｃｐは、第１図のよう
な、メモリセル内の記憶量Ｃｏを形成するためのもので
ある。４００，４１０はシリコン基板６００内に形成さ
れ、トランジスタＱを形成するためのドレィンとソース
（又はソースとドレイン）であり４２０は４１０‘こ対
して、Ｃｏを形成するためのドレイン（又はソース）で
ある。
ｏを図中のように近接して平行に配置し、かつワード線
（Ｗｏ〜Ｗ６３，ＤＷｏ，ＤＷ．）の各々１本とＤｏ，
Ｄｏ の交点の中で，一方の交点のみにメモリセルを接
続する。あるメモリセル（たとえばＭＣ６３）読み出す
場合には「 そのセルが接続されていないデータ線（Ｄ
ｏ）に接続されているダミーセル（ＤＭｏ）を同時に読
み出して「データ線Ｄｏ，０ｏに現われた差動電圧をプ
リアンプＰＡｏで有効に利用する。またプリアンプＰＡ
ｏで増幅された差動信号は、デコーダの出力であるアド
レス信号Ａｏの印加によってトランジスタＱｏＱｏ ，
を通り差敷のアンプＭＡに入力し〜再び髪動で増幅され
る。このように本発明では、第２図の場合とはまったく
Ｄｏ，Ｄｏ の電気的平衡度は何ら阻害されることはな
い。第４図は、Ｄｏ，Ｄｏ の電気的平衡度を保つたま
までのメモリセル（８ビット）の接続法の概略図である
。図中ａ，ｂ，ｃはＤｏ，Ｄｏにそれぞれ１ケおき、２
ケおき、４ケおきにメモリセルを接続する方法である。
第５図ａ、第６図はシリコンゲートプロセスを用いて第
４図ｂ，ｃを実現するレイアウト例である。第５図ｂは
第５図ａのＡＡ′部の断面図である。図中、ポリシリコ
ンで形成された記憶容量形成電極ｃｐは、第１図のよう
な、メモリセル内の記憶量Ｃｏを形成するためのもので
ある。４００，４１０はシリコン基板６００内に形成さ
れ、トランジスタＱを形成するためのドレィンとソース
（又はソースとドレイン）であり４２０は４１０‘こ対
して、Ｃｏを形成するためのドレイン（又はソース）で
ある。
記憶容量形成電極Ｃｐおよびワード線Ｗ斑， Ｗ５９等
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線Ｄ，等とワード線Ｗ５
９等は絶縁膜２００により分離されている。１ ００は
データ線Ｄｏ，Ｄｏ 等と拡散膜４００とのコンタクト
部である。
はポリシリコンで形成され、データ線Ｄ，等はアルミニ
ウムで形成されている。データ線Ｄ，等とワード線Ｗ５
９等は絶縁膜２００により分離されている。１ ００は
データ線Ｄｏ，Ｄｏ 等と拡散膜４００とのコンタクト
部である。
記憶容量Ｃｏの形成は、Ｎ−チャネルＭＯＳでは、ｃｐ
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量がＣｏとなる。
に高電圧を加えると、その直下に形成されるチャネルと
ｃｐ間の容量がＣｏとなる。
第５図を用いて動作を簡単に説明すると、ワード線たと
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶
電圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏ
に電圧が現われることになる。一方、これと対になるデ
ータ線Ｄｏには、トランジスタＱが存在しないから、出
力は現われない。Ｄｏに現われる出力は、前述したよう
にダミーセル（図中省略）からの出力だけとなる。なお
第５図から明らかなようにＤｏとＤ，におけるコンタク
ト部の拡散層間の距離を中間にＡＩ配線が存在するため
に「大にできる。そのためＤｏ，Ｄ，間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リアンプＰＡｏのレイアウトが従来に比べ容易となるこ
とである。すなわち従来の第貴図、第２図では、互いに
一直線上にレイアウトされているＤｏ，町ｏ の中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複雑なＰへをレイアウトしなければならず、データ
線のピッチを考えるとこれはきわめて困難であった。し
かし第３図では、データ線のピッチ方向に対して、従釆
のほぼ２倍のレイアウト上の面積的余裕がでてくるので
、レイアウトがきわめて容易となる。またプリアンプＰ
Ａｏの配置は第３図のようにＭＡ側でもよいし、あるい
はＤｏ，Ｄｏ 上の他機（Ｗ６３側）でもよい。
えばＷ６ｏにパルス電圧を印加するとトランジスタＱ（
第１図ＭＣｏ内のＱに相当）はオンとなり、Ｃｏの記憶
電圧はデータ線Ｄｏの容量とＣｏで分圧された形でＤｏ
に電圧が現われることになる。一方、これと対になるデ
ータ線Ｄｏには、トランジスタＱが存在しないから、出
力は現われない。Ｄｏに現われる出力は、前述したよう
にダミーセル（図中省略）からの出力だけとなる。なお
第５図から明らかなようにＤｏとＤ，におけるコンタク
ト部の拡散層間の距離を中間にＡＩ配線が存在するため
に「大にできる。そのためＤｏ，Ｄ，間のパンチスルー
が避けられる利点もある。さらに第３図の他の利点はプ
リアンプＰＡｏのレイアウトが従来に比べ容易となるこ
とである。すなわち従来の第貴図、第２図では、互いに
一直線上にレイアウトされているＤｏ，町ｏ の中間に
、メモリセルよりもはるかに占有面積大でしかも回路構
成の複雑なＰへをレイアウトしなければならず、データ
線のピッチを考えるとこれはきわめて困難であった。し
かし第３図では、データ線のピッチ方向に対して、従釆
のほぼ２倍のレイアウト上の面積的余裕がでてくるので
、レイアウトがきわめて容易となる。またプリアンプＰ
Ａｏの配置は第３図のようにＭＡ側でもよいし、あるい
はＤｏ，Ｄｏ 上の他機（Ｗ６３側）でもよい。
Ｗ６３側にＰへを配置すると第３図のごとき、片端にの
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３側とで交互に配贋する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図、第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
の場合にも同機である。
みレイアウトの比較的困難な制御回路（Ｐへ，Ｑｏなど
）が集中することはなくなる。場合によってはプリアン
プをデータ線上のＭＡ側とＷ６３側とで交互に配贋する
こともできる。このように本発明によればレイアウトの
自由度を大幅に増すことができる。また第５図、第６図
では、ワード線がポリＳｉの例であるが、ワード線がＡ
Ｉの場合にも同様にレイアウト可能で、またＡＩゲート
の場合にも同機である。
また本例では１ケのトランジスタで１ビットを構成する
例であったが、データ対線から葦動に信号を取り出すた
めに、ワード線との２多う点の一方にのみメモリセルを
接続し、かつダミーセルを利用した第３図、第４図の考
え方を応用すれば、すべてのメモリＢＩに適用できるこ
とは明らかである。
例であったが、データ対線から葦動に信号を取り出すた
めに、ワード線との２多う点の一方にのみメモリセルを
接続し、かつダミーセルを利用した第３図、第４図の考
え方を応用すれば、すべてのメモリＢＩに適用できるこ
とは明らかである。
第８図において、ＣＤ、ＡＤはデータの書込み、議出し
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
のための共通のデータ線である。以上から高速、高安定
動作のメモリは１が実現できることになる。
第１図、第２図は１ケのトランジスタで１ビットを構成
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，…データ線、Ｗｏ・”Ｗ６３・”ワ
ード線、ＤＷｏ，ＤＷ．・・・ダミーセ′レのワード線
、ＭＣ。 ，ＭＣ．・・・メモリセル、ＤＭｏ，ＤＭ．・・・ダミ
ーセル、Ｃｏ・・・記憶容量、Ｑメモリセル内トランジ
スタ、ＷＤ…ワードドライバ、Ｑ〇，Ｑ。〜Ｑ３…デー
タ線選択用トランジスタ、へ〜Ａ６３・・・アドレス信
号、ＰＡｏ〜ＰＡ６３・・・プリアンプ、ＭＡ・・・メ
インアンプ、Ｓｅｔ・・・セット信号、ＣＰ・・・Ｃｏ
形成用電極。第１図第２図 第３図 第４図 第６図 第５図
する従来のメモリ構成、第３図はデータ対線の片側から
だけ読み出し信号が出力する本発明の実施例、第４図は
メモリセルの結線法、第５図、第６図はＳｉゲートを例
にしたレイアウトの実施例である。 Ｄｏ，Ｄｏ ，Ｄ，…データ線、Ｗｏ・”Ｗ６３・”ワ
ード線、ＤＷｏ，ＤＷ．・・・ダミーセ′レのワード線
、ＭＣ。 ，ＭＣ．・・・メモリセル、ＤＭｏ，ＤＭ．・・・ダミ
ーセル、Ｃｏ・・・記憶容量、Ｑメモリセル内トランジ
スタ、ＷＤ…ワードドライバ、Ｑ〇，Ｑ。〜Ｑ３…デー
タ線選択用トランジスタ、へ〜Ａ６３・・・アドレス信
号、ＰＡｏ〜ＰＡ６３・・・プリアンプ、ＭＡ・・・メ
インアンプ、Ｓｅｔ・・・セット信号、ＣＰ・・・Ｃｏ
形成用電極。第１図第２図 第３図 第４図 第６図 第５図
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルが結合された第１データ線と、複
数のメモリセルが結合されかつ上記第１データ線と対に
された第２データ線と、上記第１データ線に基準電位を
与える手段と、上記第２データ線に結合されメモリセル
から与えられた電位と上記基準電位との比較に応じて一
対の相補出力を形成するプリアンプと、上記プリアンプ
の出力が供給されるメインアンプとを備えてなるコンデ
ンサと１つのトランジスタからなる半導体メモリであっ
て、上記メインアンプは上記相補出力を受ける一対の入
力を持つ差動型アンプから構成されてなることを特徴と
する半導体メモリ。 ２ 上記第１及び第２のデータ線は、隣り合う列に平行
して配置されてなることを特徴とする特許請求の範囲第
１項に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111767A JPS601711B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54111767A JPS601711B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805674A Division JPS5539073B2 (ja) | 1974-12-25 | 1974-12-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534396A JPS5534396A (en) | 1980-03-10 |
| JPS601711B2 true JPS601711B2 (ja) | 1985-01-17 |
Family
ID=14569655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54111767A Expired JPS601711B2 (ja) | 1979-09-03 | 1979-09-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601711B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61135808U (ja) * | 1985-02-14 | 1986-08-23 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206997A (ja) * | 1985-03-11 | 1986-09-13 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5237217A (en) * | 1990-11-14 | 1993-08-17 | Matsushita Electric Industrial Co., Ltd. | Decoder circuit with a differential amplifier and applications thereof |
-
1979
- 1979-09-03 JP JP54111767A patent/JPS601711B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61135808U (ja) * | 1985-02-14 | 1986-08-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534396A (en) | 1980-03-10 |
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