JPH02148763A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02148763A JPH02148763A JP63303151A JP30315188A JPH02148763A JP H02148763 A JPH02148763 A JP H02148763A JP 63303151 A JP63303151 A JP 63303151A JP 30315188 A JP30315188 A JP 30315188A JP H02148763 A JPH02148763 A JP H02148763A
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- JP
- Japan
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- memory cell
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- cells
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000000034 method Methods 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 30
- 238000003491 array Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にメモリセル・アレ
イを多ノーに重ねて構成する半導体記憶装置に関する。
イを多ノーに重ねて構成する半導体記憶装置に関する。
従来、この糧の半導体記憶装置は、第３図のようなメモ
リセル・アレイを有している。ｆｇ３図において、ダイ
ナミック型の半導体記憶装置のメモリセル・アレイの一
例が示されている。ここで、ダイナミック・メモリ・セ
ル３は、８ＭＯ８トランジスタ１と静電容量２との各１
個ずつで構成されており、８ＭＯ８トランジスタ１のゲ
ートにはワードＩｖＪ！５が接続され、ドレインはビッ
ト線４に、ソースは静電容１２ｔ２の一方の端子に接続
され、また静Ｍ、８１ｋ ２のもう一方の端子は、メモ
リセル共通の対極端子に接続されている（図示せず）。
リセル・アレイを有している。ｆｇ３図において、ダイ
ナミック型の半導体記憶装置のメモリセル・アレイの一
例が示されている。ここで、ダイナミック・メモリ・セ
ル３は、８ＭＯ８トランジスタ１と静電容量２との各１
個ずつで構成されており、８ＭＯ８トランジスタ１のゲ
ートにはワードＩｖＪ！５が接続され、ドレインはビッ
ト線４に、ソースは静電容１２ｔ２の一方の端子に接続
され、また静Ｍ、８１ｋ ２のもう一方の端子は、メモ
リセル共通の対極端子に接続されている（図示せず）。
ワード線５とビット線４とを格子状に配置し、ワード線
５とビット線４とが交さする点にメモリセル３を配置す
る構成になっている。メモリセル３の読出し選択は、ワ
ード線５の選択→メモリセル・データのビット線４への
転送（選択ワード線に接続されたすべてのメモリセルの
データがビット線４へ転送される）→ビット線データの
増幅（センス・アンプによって行う）→ビット線４の選
択の順に行なわれる。
５とビット線４とが交さする点にメモリセル３を配置す
る構成になっている。メモリセル３の読出し選択は、ワ
ード線５の選択→メモリセル・データのビット線４への
転送（選択ワード線に接続されたすべてのメモリセルの
データがビット線４へ転送される）→ビット線データの
増幅（センス・アンプによって行う）→ビット線４の選
択の順に行なわれる。
第３図のようなメモリセルアレイ３を用いた半導体記憶
装置において、記憶容ｉ’を増大させる構成としては、
単純にメモリセル・アレイを平面的に拡張する第１の方
法、すべての素子および配線幅、配線間隔を縮小させて
単位面積当りの記憶容量を増加させる第２の方法があり
、また立体的にメモリセルアレイを多層に重ねることで
単位面積当りの記憶容量を増加させる第３の方法がある
。
装置において、記憶容ｉ’を増大させる構成としては、
単純にメモリセル・アレイを平面的に拡張する第１の方
法、すべての素子および配線幅、配線間隔を縮小させて
単位面積当りの記憶容量を増加させる第２の方法があり
、また立体的にメモリセルアレイを多層に重ねることで
単位面積当りの記憶容量を増加させる第３の方法がある
。
単純にメモリセル・アレイを平面的に拡張する第１の方
法では収容するパッケージの大きさ使用する半導体基板
の大きさでの限界があり、通常はこの方法のみを用いる
ことはない。従来から縮小させる第２の方法を用いてき
ているが、単純に縮小して行くことには物理的・素子的
な限界があり、縮小の限界まで達すればメモリセル・ア
レイを立体的に多層に重ねる第３の方法が用いられる。
法では収容するパッケージの大きさ使用する半導体基板
の大きさでの限界があり、通常はこの方法のみを用いる
ことはない。従来から縮小させる第２の方法を用いてき
ているが、単純に縮小して行くことには物理的・素子的
な限界があり、縮小の限界まで達すればメモリセル・ア
レイを立体的に多層に重ねる第３の方法が用いられる。
前述した従来のメモリセル・アレイを多層に重ねること
で構成する半導体記憶装置は、記憶容量増大化を目指す
ためには有効であるが、多層にするということは製造プ
ロセス上非常に困難を伴う。
で構成する半導体記憶装置は、記憶容量増大化を目指す
ためには有効であるが、多層にするということは製造プ
ロセス上非常に困難を伴う。
例えば、配線層が多くなると、各層の平坦化が困難にな
り、あるいは熱に弱いアルミニウム配線を各層に使用す
るとなるとプロセスの低温化が必要となる等の問題点が
ある。
り、あるいは熱に弱いアルミニウム配線を各層に使用す
るとなるとプロセスの低温化が必要となる等の問題点が
ある。
本発明の目的は、前記問題点が解決され、製造プロセス
が簡単で造り易く、プロセスの低温化の心配をせずに済
むようにした半導体記憶装置を提供することにある。
が簡単で造り易く、プロセスの低温化の心配をせずに済
むようにした半導体記憶装置を提供することにある。
本発明の半導体記憶装置の構成は、複数のビット線と、
複数のワード線と、前記ワード線とビット線とが交差す
る位置に配したメモリセルとを有するメモリセル・アレ
イを第１の層とし、複数のワード線と複数のメモリセル
とを有するメモリセル・アレイを単位層として少なくと
も一層、前記第１の層下に配置し、前記単位層のビット
線は前記第１の層の対応ビット線に接続されていること
を特徴とする。
複数のワード線と、前記ワード線とビット線とが交差す
る位置に配したメモリセルとを有するメモリセル・アレ
イを第１の層とし、複数のワード線と複数のメモリセル
とを有するメモリセル・アレイを単位層として少なくと
も一層、前記第１の層下に配置し、前記単位層のビット
線は前記第１の層の対応ビット線に接続されていること
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体記憶装置を示す
回路図である。第１図において、本実施例では、メモリ
セル３として、１個のＮＭＯ８）ランジスタ１と１個の
静電容量素子２とで構成されるダイナばツクメモリセル
を使用している。複数のワード線５に各々接続された複
数のメモリセル３の層を、ｎ層重ね、その上部に複数の
ビット線４による１層を設けており、各層のメモリセル
３のＮＭＯ８トランジスタ１のゲートは各層のワード線
５が、ソースは各層の静電容量２の一端が、ドレインは
最上部のビット線４が接続されている。
回路図である。第１図において、本実施例では、メモリ
セル３として、１個のＮＭＯ８）ランジスタ１と１個の
静電容量素子２とで構成されるダイナばツクメモリセル
を使用している。複数のワード線５に各々接続された複
数のメモリセル３の層を、ｎ層重ね、その上部に複数の
ビット線４による１層を設けており、各層のメモリセル
３のＮＭＯ８トランジスタ１のゲートは各層のワード線
５が、ソースは各層の静電容量２の一端が、ドレインは
最上部のビット線４が接続されている。
このビット線４は、各層のメモリセルを共通に即ち垂直
方向に、接続されている。また、静電容量２のもう一端
は全てのメモリセル３共通の対極端子に接続される。
方向に、接続されている。また、静電容量２のもう一端
は全てのメモリセル３共通の対極端子に接続される。
本実施例は、複数のワードＭ５、ビット線４、およびメ
モリセル３とで構成されるメモリセル・アレイを有する
半導体記憶装置において、複数のワード線５、およびメ
モリセル３とからなる層を基本層として多層に重ねた層
と、各層のメモリセル３と接続されたビット線４とワー
ド線５とメモリセル３とから構成される唯一の層とを設
けることを特徴とする。
モリセル３とで構成されるメモリセル・アレイを有する
半導体記憶装置において、複数のワード線５、およびメ
モリセル３とからなる層を基本層として多層に重ねた層
と、各層のメモリセル３と接続されたビット線４とワー
ド線５とメモリセル３とから構成される唯一の層とを設
けることを特徴とする。
メモリセル３の選択方式は、従来例と同じであるが、垂
直方向のワード選択も行う必要がある。
直方向のワード選択も行う必要がある。
つまり、ｎ層目の任意のメモリセルを続出し選択する場
合には、ｎ層目のワードを選択し、データを最上層のビ
ット線４に転送し、このビット線４のデータを増幅後、
ビット［４の選択をするというような順に行なわれる。
合には、ｎ層目のワードを選択し、データを最上層のビ
ット線４に転送し、このビット線４のデータを増幅後、
ビット［４の選択をするというような順に行なわれる。
第２図は本発明の第２の実施例の半導体記憶装置の回路
図である。第２図において、本実施例では、メモリセル
３がスタティック・メモリセルの場合である。この場合
も前記第１の実施例とほぼ同様の信造で実現できる。動
作も垂直方向への選択が必要となるだけで、２次元的な
場合と同じである。ビット線対４とワード線５とが交わ
る位置にスタティック書メモリセル３が設けられている
。
図である。第２図において、本実施例では、メモリセル
３がスタティック・メモリセルの場合である。この場合
も前記第１の実施例とほぼ同様の信造で実現できる。動
作も垂直方向への選択が必要となるだけで、２次元的な
場合と同じである。ビット線対４とワード線５とが交わ
る位置にスタティック書メモリセル３が設けられている
。
ビット線対４は垂直方向に接続され、各層のメモリセル
に接続される。ワード線５は各層毎に用意される。
に接続される。ワード線５は各層毎に用意される。
以上説明したように、本発明は、メモリセル・アレイを
多層に重ねて構成する半導体記憶装置においてワード線
とメモリセルとで構成される層のみを多層に重ね、さら
にビット線を加えた一層を設け、各層のメモリセルのビ
ット線と前記−層のビット線との間を垂直方向に接続す
ることＫより、メモリセル・アレイを多層にすることに
よる配線の増加を最小限におさえることができ、多層化
において重要問題になる平坦化の問題やプロセスの低温
化等の問題が解消し大きな効果がある。これは、従来の
ワード線とビット線、およびメモリセルとの組合せによ
るメモリセル・アレイを重ねる場合には、各層にビット
線を設ける必要があるのに対し、本発明ではピッ）Ｍｅ
加えた一層のみをワード線とメモリセルとで構成される
各層において共用化することで、ビット線数を減少させ
ることができる効果がある。
多層に重ねて構成する半導体記憶装置においてワード線
とメモリセルとで構成される層のみを多層に重ね、さら
にビット線を加えた一層を設け、各層のメモリセルのビ
ット線と前記−層のビット線との間を垂直方向に接続す
ることＫより、メモリセル・アレイを多層にすることに
よる配線の増加を最小限におさえることができ、多層化
において重要問題になる平坦化の問題やプロセスの低温
化等の問題が解消し大きな効果がある。これは、従来の
ワード線とビット線、およびメモリセルとの組合せによ
るメモリセル・アレイを重ねる場合には、各層にビット
線を設ける必要があるのに対し、本発明ではピッ）Ｍｅ
加えた一層のみをワード線とメモリセルとで構成される
各層において共用化することで、ビット線数を減少させ
ることができる効果がある。
第１図は本発明の第１の実施例の半導体記憶装置を示す
回路図、第２図は本発明の第２の実施例の回路図、第３
図は従来例のメモリセル・アレイの回路図である。 １・・・・・・８ＭＯ８トランジスタ、２・・・・・・
静電容量、３・・・・・・メモリセル、４・・・・・・
ビット線、５・旧・・ワード線。 代理人 弁理士 内 原 晋 碇！ ＼、
回路図、第２図は本発明の第２の実施例の回路図、第３
図は従来例のメモリセル・アレイの回路図である。 １・・・・・・８ＭＯ８トランジスタ、２・・・・・・
静電容量、３・・・・・・メモリセル、４・・・・・・
ビット線、５・旧・・ワード線。 代理人 弁理士 内 原 晋 碇！ ＼、
Claims (1)
- 複数のビット線と、複数のワード線と、前記ワード線と
ビット線とが交差する位置に配したメモリセルとを有す
るメモリセル・アレイを第１の層とし、複数のワード線
と複数のメモリセルとを有するメモリセル・アレイを単
位層として少なくとも一層、前記第１の層下に配置し、
前記単位層のビット線は前記第１の層の対応ビット線に
接続されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303151A JPH02148763A (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63303151A JPH02148763A (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148763A true JPH02148763A (ja) | 1990-06-07 |
Family
ID=17917495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63303151A Pending JPH02148763A (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148763A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04228188A (ja) * | 1990-07-10 | 1992-08-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08255484A (ja) * | 1990-07-10 | 1996-10-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2004056140A (ja) * | 2002-07-23 | 2004-02-19 | Hewlett-Packard Development Co Lp | キュービック・メモリ・アレイ |
| JP2007511895A (ja) * | 2003-05-15 | 2007-05-10 | マイクロン・テクノロジー・インコーポレーテッド | １Ｔ‐ｎメモリセル積層構造体 |
| JP2013008937A (ja) * | 2010-11-05 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016164990A (ja) * | 2011-01-26 | 2016-09-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10304523B2 (en) | 2014-05-09 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising memory devices each comprising sense amplifier and memory cell |
| JP2020532862A (ja) * | 2017-08-30 | 2020-11-12 | マイクロン テクノロジー，インク． | 遮蔽メモリアーキテクチャのための装置及び方法 |
-
1988
- 1988-11-29 JP JP63303151A patent/JPH02148763A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04228188A (ja) * | 1990-07-10 | 1992-08-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08255484A (ja) * | 1990-07-10 | 1996-10-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US9461047B2 (en) | 2010-11-05 | 2016-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013008937A (ja) * | 2010-11-05 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016225653A (ja) * | 2010-11-05 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016164990A (ja) * | 2011-01-26 | 2016-09-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9601178B2 (en) | 2011-01-26 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP2021052212A (ja) * | 2011-01-26 | 2021-04-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10304523B2 (en) | 2014-05-09 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising memory devices each comprising sense amplifier and memory cell |
| JP2020532862A (ja) * | 2017-08-30 | 2020-11-12 | マイクロン テクノロジー，インク． | 遮蔽メモリアーキテクチャのための装置及び方法 |
| US11335644B2 (en) | 2017-08-30 | 2022-05-17 | Micron Technology, Inc. | Apparatuses and methods for shielded memory architecture |
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