JP3270083B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JP3270083B2 JP3270083B2 JP32038491A JP32038491A JP3270083B2 JP 3270083 B2 JP3270083 B2 JP 3270083B2 JP 32038491 A JP32038491 A JP 32038491A JP 32038491 A JP32038491 A JP 32038491A JP 3270083 B2 JP3270083 B2 JP 3270083B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- cell array
- row decoder
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
Description
【0001】
【産業上の利用分野】本発明は、ロウデコーダを分割配
置したダイナミック型半導体記憶装置(DRAM)に関
する。
置したダイナミック型半導体記憶装置(DRAM)に関
する。
【0002】
【従来の技術】DRAMの高集積化に伴い、コア回路部
の設計ルールがますます厳しくなっている。
の設計ルールがますます厳しくなっている。
【0003】図5は、従来の一般的なDRAMのコア回
路構成を示す。ビット線対BL,/BLとワード線WL
が交差配置され、それらの交差部にメモリセルMCが配
置されて、メモリセルアレイが構成される。ワード線W
Lの一端側にワード線WLを選択するためのロウデコー
ダ51が配置される。ビット線対の一端にはセンスアン
プ52が設けられている。センスアンプ52のノードと
データ線DQ,/DQの間はトランスファゲートを介し
て接続され、このトランスファゲートはカラムデコーダ
により選択されるカラム選択線CSLにより制御され
る。データ線DQ,/DQにはデータバッファ53が設
けられている。
路構成を示す。ビット線対BL,/BLとワード線WL
が交差配置され、それらの交差部にメモリセルMCが配
置されて、メモリセルアレイが構成される。ワード線W
Lの一端側にワード線WLを選択するためのロウデコー
ダ51が配置される。ビット線対の一端にはセンスアン
プ52が設けられている。センスアンプ52のノードと
データ線DQ,/DQの間はトランスファゲートを介し
て接続され、このトランスファゲートはカラムデコーダ
により選択されるカラム選択線CSLにより制御され
る。データ線DQ,/DQにはデータバッファ53が設
けられている。
【0004】この従来構成では、ワード線を選択するロ
ウデコーダ51が図示のように各ワード線毎に必要であ
るため、素子の微細化によりワード線間隔が微小になる
と、ロウデコーダ51の設計ルールが非常に厳しいもの
となる。そこでこれを緩和するために、図6に示すよう
にロウデコーダ51をワード線方向に2分割する方法が
提案されている(特開昭63−86186号公報)。
ウデコーダ51が図示のように各ワード線毎に必要であ
るため、素子の微細化によりワード線間隔が微小になる
と、ロウデコーダ51の設計ルールが非常に厳しいもの
となる。そこでこれを緩和するために、図6に示すよう
にロウデコーダ51をワード線方向に2分割する方法が
提案されている(特開昭63−86186号公報)。
【0005】しかしながら、上述のようにロウデコーダ
を2分割する方式を採用すると、DRAMの動作速度の
点で問題が生じる。この点を図7および図8を参照して
説明する。
を2分割する方式を採用すると、DRAMの動作速度の
点で問題が生じる。この点を図7および図8を参照して
説明する。
【0006】図7は、上述したロウデコーダ2分割方式
のDRAMチップの全体像における配線の引き回しの様
子を示している。70はアドレスデコーダ、731 ,7
32はセルアレイの両側に配置された二つのロウデコー
ダ、74はセンスアンプであり、センスアンプ74はデ
ータ線(DQ線)76を介してデータバッファ(DQバ
ッファ)75に接続されている。DQバッファ75は、
データ読書き線77を介してデータ選択デコーダ78に
接続され、データ選択デコーダ78はデータ出力線79
を介して出力バッファ80に接続されている。
のDRAMチップの全体像における配線の引き回しの様
子を示している。70はアドレスデコーダ、731 ,7
32はセルアレイの両側に配置された二つのロウデコー
ダ、74はセンスアンプであり、センスアンプ74はデ
ータ線(DQ線)76を介してデータバッファ(DQバ
ッファ)75に接続されている。DQバッファ75は、
データ読書き線77を介してデータ選択デコーダ78に
接続され、データ選択デコーダ78はデータ出力線79
を介して出力バッファ80に接続されている。
【0007】アドレスデコーダ70でデコードされたロ
ウアドレス信号は、アドレス線71を通って一方のロウ
デコーダ731 に入り、またアドレス線72を通って他
方のロウデコーダ732 に入る。図のようなアドレスデ
コーダ70の配置では、アドレス線71に比べてアドレ
ス線72が長くなる。したがってアドレス線71の抵抗
をR0 ,容量をC0 とし、アドレス線72の抵抗をR1
,容量をC1 とすると、R0 <R1 、C0 <C1 であ
る。それぞれの配線遅延時間を、R0 C0、R1C1 とす
ると、R0 C0 <R1 C1 である。この様な配線遅延の
差は、DRAMチップサイズが大きくなればさらに大き
くなる。
ウアドレス信号は、アドレス線71を通って一方のロウ
デコーダ731 に入り、またアドレス線72を通って他
方のロウデコーダ732 に入る。図のようなアドレスデ
コーダ70の配置では、アドレス線71に比べてアドレ
ス線72が長くなる。したがってアドレス線71の抵抗
をR0 ,容量をC0 とし、アドレス線72の抵抗をR1
,容量をC1 とすると、R0 <R1 、C0 <C1 であ
る。それぞれの配線遅延時間を、R0 C0、R1C1 とす
ると、R0 C0 <R1 C1 である。この様な配線遅延の
差は、DRAMチップサイズが大きくなればさらに大き
くなる。
【0008】図8は、この様な配線遅延のDRAM動作
に対する影響を説明するためのタイミング図である。ア
ドレス線71,72の配線長の差による遅延Aによっ
て、ワード線WL0 (ロウデコーダ731 側)とワード
線WL1 (ロウデコーダ732側)の立上がりに差が生
じる。この結果、ワード線WL0 の選択によるビット線
対BL0 ,/BL0 の電位変化開始より、ワード線WL
1 の選択によるビット線対BL1 ,/BL1 の電位変化
か開始が遅れる。したがってセンスアンプSA動作A
は、ビット線BL1 ,/BL1 の変化に合わせたタイミ
ングに遅らせることが必要になる。ロウデコーダ731
のみであれば、センスアンプ動作は図8のSA動作Bに
合わせればよので、両側にロウデコーダを分割配置する
ことによって、DRAMの動作速度が低下することにな
る。
に対する影響を説明するためのタイミング図である。ア
ドレス線71,72の配線長の差による遅延Aによっ
て、ワード線WL0 (ロウデコーダ731 側)とワード
線WL1 (ロウデコーダ732側)の立上がりに差が生
じる。この結果、ワード線WL0 の選択によるビット線
対BL0 ,/BL0 の電位変化開始より、ワード線WL
1 の選択によるビット線対BL1 ,/BL1 の電位変化
か開始が遅れる。したがってセンスアンプSA動作A
は、ビット線BL1 ,/BL1 の変化に合わせたタイミ
ングに遅らせることが必要になる。ロウデコーダ731
のみであれば、センスアンプ動作は図8のSA動作Bに
合わせればよので、両側にロウデコーダを分割配置する
ことによって、DRAMの動作速度が低下することにな
る。
【0009】
【発明が解決しようとする課題】以上のように、設計ル
ール緩和のためロウデコーダをメモリセルアレイの両側
に分割配置する従来のDRAM方式では、ロウデコーダ
に入るアドレス線の引き回しの影響で動作速度が低下す
るという問題があった。
ール緩和のためロウデコーダをメモリセルアレイの両側
に分割配置する従来のDRAM方式では、ロウデコーダ
に入るアドレス線の引き回しの影響で動作速度が低下す
るという問題があった。
【0010】本発明は、この様な事情を考慮してなされ
たもので、設計ルールを緩和しながらしかも高速動作を
確保することを可能としたDRAMを提供することを目
的とする。
たもので、設計ルールを緩和しながらしかも高速動作を
確保することを可能としたDRAMを提供することを目
的とする。
【0011】
【課題を解決するための手段】本発明は、メモリセルア
レイのワード線方向両端にロウデコーダが分割配置され
たDRAMにおいて、データ線に設けられてカラムデコ
ーダにより選択されてセンスアンプにつながるデータバ
ッファが、ロウデコーダと同様にメモリセルアレイのワ
ード線方向両端に分割配置されていることを特徴とす
る。
レイのワード線方向両端にロウデコーダが分割配置され
たDRAMにおいて、データ線に設けられてカラムデコ
ーダにより選択されてセンスアンプにつながるデータバ
ッファが、ロウデコーダと同様にメモリセルアレイのワ
ード線方向両端に分割配置されていることを特徴とす
る。
【0012】
【作用】本発明によると、分割されたロウデコーダに入
るアドレス線の長さ差による遅延が、データバッファを
同様に分割することによって、データバッファにつなが
るデータ読み書き線の長さの差による遅延で補償され
る。これにより、ロウデコーダの分割配置による2つの
系統での遅延時間をほぼ等しい状態にすることができ、
もってDRAM全体の速度低下を防止することができ
る。
るアドレス線の長さ差による遅延が、データバッファを
同様に分割することによって、データバッファにつなが
るデータ読み書き線の長さの差による遅延で補償され
る。これにより、ロウデコーダの分割配置による2つの
系統での遅延時間をほぼ等しい状態にすることができ、
もってDRAM全体の速度低下を防止することができ
る。
【0013】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【0014】図1は、本発明の一実施例に係るDRAM
のコア回路部の要部構成を示す。複数のビット線対B
L,/BL(図では一対のみ示している)と、これと交
差する複数本のワード線WLが配設され、その交差部に
メモリセルMCが配置されてメモリセルアレイが構成さ
れる。このメモリセルアレイのワード線方向両端部に分
割されてロウデコーダ111 ,112 が配置されてい
る。ビット線対BL,/BLの一端部にはセンスアンプ
14が設けられている。15はセンスアンプ駆動回路で
ある。
のコア回路部の要部構成を示す。複数のビット線対B
L,/BL(図では一対のみ示している)と、これと交
差する複数本のワード線WLが配設され、その交差部に
メモリセルMCが配置されてメモリセルアレイが構成さ
れる。このメモリセルアレイのワード線方向両端部に分
割されてロウデコーダ111 ,112 が配置されてい
る。ビット線対BL,/BLの一端部にはセンスアンプ
14が設けられている。15はセンスアンプ駆動回路で
ある。
【0015】センスアンプ14のノードは、カラムデコ
ーダ17により選択駆動されるトランスファゲート16
を介してデータ線DQ,/DQに接続されている。デー
タ線DQ,/DQには、ロウデコーダと同様にメモリセ
ルアレイのワード線方向両端部に分割された状態でデー
タバッファ(DQバッファ)181 ,182 が設けられ
ている。ロウデコーダ111 が選択された時にはこれと
反対側のDQバッファ181 が選択され、ロウデコーダ
112が選択された時にはやはりこれと反対側のDQバ
ッファ182 が選択されされるようになっている。
ーダ17により選択駆動されるトランスファゲート16
を介してデータ線DQ,/DQに接続されている。デー
タ線DQ,/DQには、ロウデコーダと同様にメモリセ
ルアレイのワード線方向両端部に分割された状態でデー
タバッファ(DQバッファ)181 ,182 が設けられ
ている。ロウデコーダ111 が選択された時にはこれと
反対側のDQバッファ181 が選択され、ロウデコーダ
112が選択された時にはやはりこれと反対側のDQバ
ッファ182 が選択されされるようになっている。
【0016】各DQバッファ181 および182 はそれ
ぞれ、データ読み書き線RWD1 ,/RWD1 およびR
WD2 ,/RWD2 を介して、図示しないデータ出力バ
ッファにつながる。
ぞれ、データ読み書き線RWD1 ,/RWD1 およびR
WD2 ,/RWD2 を介して、図示しないデータ出力バ
ッファにつながる。
【0017】図2はこの実施例のDRAMチップの全体
図であり、動作説明に必要な最小限の回路と配線を示し
ている。チップ中央部にあるアドレスデコーダ21から
一方のロウデコーダ111 に入るアドレス線131 のR
C遅延はR1 C1 、他方のロウデコーダ112 に入るア
ドレス線132 のRC遅延はR0 C0 であり、両者の関
係は、メモリセルアレイの高さ分だけ前者が大きく、R
0 C0 <R1 C1 である。
図であり、動作説明に必要な最小限の回路と配線を示し
ている。チップ中央部にあるアドレスデコーダ21から
一方のロウデコーダ111 に入るアドレス線131 のR
C遅延はR1 C1 、他方のロウデコーダ112 に入るア
ドレス線132 のRC遅延はR0 C0 であり、両者の関
係は、メモリセルアレイの高さ分だけ前者が大きく、R
0 C0 <R1 C1 である。
【0018】センスアンプ14につながるデータ線22
(図1のDQ,/DQに相当する)にはDQバッファ1
81 ,182 が設けられて、これらとやはりチップ中央
部にあるデータ選択デコーダ24の間にそれぞれデータ
読み書き線231 (図1のRWD1 ,/RWD1 に相
当),232 (図1のRWD2 ,/RWD2 に相当)が
配設されている。データ選択デコーダ24はデータ出力
線25を介して出力バッファ26につながる。一方のデ
ータ読み書き線231 のRC遅延はR3 C3 であり、他
方のデータ読み書き線232 のRC遅延はR2 C2 であ
って、これら両者の関係は、R3 C3 <R2 C2 であ
る。
(図1のDQ,/DQに相当する)にはDQバッファ1
81 ,182 が設けられて、これらとやはりチップ中央
部にあるデータ選択デコーダ24の間にそれぞれデータ
読み書き線231 (図1のRWD1 ,/RWD1 に相
当),232 (図1のRWD2 ,/RWD2 に相当)が
配設されている。データ選択デコーダ24はデータ出力
線25を介して出力バッファ26につながる。一方のデ
ータ読み書き線231 のRC遅延はR3 C3 であり、他
方のデータ読み書き線232 のRC遅延はR2 C2 であ
って、これら両者の関係は、R3 C3 <R2 C2 であ
る。
【0019】図3はこの実施例のDRAMの動作タイミ
ング図である。図示のようにロウデコーダ111 と11
2 が選択された場合とで、アドレス線131 と132 の
長さの差により配線遅延時間τ1 が生じる。これに応じ
て、ロウデコーダ111 が選択された場合のセンスアン
プ、カラムデコーダのタイミング制御信号φ1 ′,φ2
′を、ロウデコーダ112 が選択された場合のセンス
アンプ、カラムデコーダのタイミング制御信号φ1 ,φ
2 に対してτ1 だけ遅らせる。同様に、二つのDQバッ
ファ181 ,182 のタイミング制御信号φ3-1 、φ3-
2 の間にやはりτ1 の差を与える。
ング図である。図示のようにロウデコーダ111 と11
2 が選択された場合とで、アドレス線131 と132 の
長さの差により配線遅延時間τ1 が生じる。これに応じ
て、ロウデコーダ111 が選択された場合のセンスアン
プ、カラムデコーダのタイミング制御信号φ1 ′,φ2
′を、ロウデコーダ112 が選択された場合のセンス
アンプ、カラムデコーダのタイミング制御信号φ1 ,φ
2 に対してτ1 だけ遅らせる。同様に、二つのDQバッ
ファ181 ,182 のタイミング制御信号φ3-1 、φ3-
2 の間にやはりτ1 の差を与える。
【0020】一方、データ読み書き線231 ,232 の
間には上述のようにアドレス線131 ,132 の間の長
さの差と同じ長さの差があるため、ロウデコーダ112
が動作した時に動作するデータ読み書き線231 は、ロ
ウデコーダ111 が動作した時に動作するデータ読み書
き線232 よりも早く動作する。図3ではその遅延時間
をτ2 としている。
間には上述のようにアドレス線131 ,132 の間の長
さの差と同じ長さの差があるため、ロウデコーダ112
が動作した時に動作するデータ読み書き線231 は、ロ
ウデコーダ111 が動作した時に動作するデータ読み書
き線232 よりも早く動作する。図3ではその遅延時間
をτ2 としている。
【0021】以上の結果この実施例では、ロウデコーダ
111 が選択された場合の、アドレスデコーダ21→ロ
ウデコーダ111 →センスアンプ14→DQバッファ1
81→データ選択デコーダ24の系の遅延と、ロウデコ
ーダ112 が選択された場合の、アドレスデコーダ21
→ロウデコーダ112 →センスアンプ14→DQバッフ
ァ181 →データ選択デコーダ24の系の遅延とはほ
ぼ等しくなる。その遅延は、ロウデコーダを片側配置と
した従来例でのそれと変わらない。
111 が選択された場合の、アドレスデコーダ21→ロ
ウデコーダ111 →センスアンプ14→DQバッファ1
81→データ選択デコーダ24の系の遅延と、ロウデコ
ーダ112 が選択された場合の、アドレスデコーダ21
→ロウデコーダ112 →センスアンプ14→DQバッフ
ァ181 →データ選択デコーダ24の系の遅延とはほ
ぼ等しくなる。その遅延は、ロウデコーダを片側配置と
した従来例でのそれと変わらない。
【0022】すなわちこの実施例によれば、ロウデコー
ダをメモリセルアレイの両側に分割配置したことによる
遅延時間の増大が、DQバッファを同様に両側に分割配
置してそれらのタイミング制御を行うことにより解決さ
れる。
ダをメモリセルアレイの両側に分割配置したことによる
遅延時間の増大が、DQバッファを同様に両側に分割配
置してそれらのタイミング制御を行うことにより解決さ
れる。
【0023】図4は、本発明の他の実施例のDRAMの
コア回路部の構成を図1に対応させて示す。この実施例
では、データ線DQ,/DQを、DQバッファ181 ,
182 の分割配置に対応して中央部で2分割して、DQ
バッファ181 側のデータ線DQ1 ,/DQ1 と、DQ
バッファ182 側のデータ線DQ2 ,/DQ2 として配
設している。それ以外は先の実施例と変わらない。
コア回路部の構成を図1に対応させて示す。この実施例
では、データ線DQ,/DQを、DQバッファ181 ,
182 の分割配置に対応して中央部で2分割して、DQ
バッファ181 側のデータ線DQ1 ,/DQ1 と、DQ
バッファ182 側のデータ線DQ2 ,/DQ2 として配
設している。それ以外は先の実施例と変わらない。
【0024】通常データ線はRC遅延が大きく、しかも
ビット線センスアンプの駆動能力が小さいために、一般
にここでの信号遅延が大きな問題になる。この実施例に
よれば、DQバッファの分割に伴ってデータ線をも分割
することにより、データ線でのRC遅延を1/4にする
ことができる。したがって先の実施例に比べて一層DR
AMの高速化が図られる。
ビット線センスアンプの駆動能力が小さいために、一般
にここでの信号遅延が大きな問題になる。この実施例に
よれば、DQバッファの分割に伴ってデータ線をも分割
することにより、データ線でのRC遅延を1/4にする
ことができる。したがって先の実施例に比べて一層DR
AMの高速化が図られる。
【0025】
【発明の効果】以上述べたように本発明によれば、ロウ
デコーダの分割配置に伴ってDQバッファをも分割配置
して、ロウデコーダの分割配置による動作速度低下を防
止したDRAMを提供することができる。
デコーダの分割配置に伴ってDQバッファをも分割配置
して、ロウデコーダの分割配置による動作速度低下を防
止したDRAMを提供することができる。
【図1】本発明の一実施例に係るDRAMのコア回路の
要部構成を示す図。
要部構成を示す図。
【図2】同実施例のDRAMチップ全体の構成を示す
図。
図。
【図3】同実施例のDRAMの動作タイミング図。
【図4】本発明の他の実施例に係るDRAMのコア回路
の要部構成を示す図。
の要部構成を示す図。
【図5】従来のDRAMのコア回路の要部構成を示す
図。
図。
【図6】従来のロウデコーダを分割配置したDRAMの
コア回路要部構成を示す図。
コア回路要部構成を示す図。
【図7】図6のDRAMのチップ全体の構成を示す図。
【図8】図6のDRAMの動作タイミング図。
MC…メモリセル、 BL,/BL…ビット線 WL(WL0 ,WL1 ,…)…ワード線、 DQ,/DQ…データ線、 RWD1 ,/RWD1 ,RWD2 ,/RWD2 …データ
読み書き線、 111 ,112 …ロウデコーダ、 131 ,132 …アドレス線、 14…センスアンプ、 15…センスアンプ駆動回路、 16…トランスファゲート、 17…カラムデコーダ、 181 ,182 …データバッファ。
読み書き線、 111 ,112 …ロウデコーダ、 131 ,132 …アドレス線、 14…センスアンプ、 15…センスアンプ駆動回路、 16…トランスファゲート、 17…カラムデコーダ、 181 ,182 …データバッファ。
Claims (4)
- 【請求項1】複数のビット線対、このビット線と交差す
る複数本のワード線、およびこれらにより選択されるメ
モリセルが配列されたメモリセルアレイと、 このメモリセルアレイのワード線方向の一端側に配置さ
れた第1のロウデコーダと、前記メモリセルアレイのワード線方向の他端側に配置さ
れた第2のロウデコーダと 、 前記ビット線対の電位差を増幅するセンスアンプと、 このセンスアンプにトランスファゲートを介して接続さ
れたデータ線と、 前記トランスファゲートを選択制御するカラムデコーダ
と、 前記データ線に接続されて前記メモリセルアレイのワー
ド線方向の一端側に配置された第1のデータバッファ
と、前記データ線に接続されて前記メモリセルアレイのワー
ド線方向の他端側に配置された第2のデータバッファ
と 、を具備し 、前記第1のロウデコーダにより選択されたメモリセルか
ら読み出されたデータは、前記第2のデータバッファか
ら読み出され、前記第2のロウデコーダにより選択され
たメモリセルから読み出されたデータは、前記第1のデ
ータバッファから読み出される ことを特徴とする半導体
記憶装置。 - 【請求項2】前記第1のデータバッファ及び前記第2の
データバッファは、同一のデータ線に接続されているこ
とを特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】複数のビット線対、このビット線と交差す
る複数本のワード線、およびこれらにより選択されるメ
モリセルが配列されたメモリセルアレイと、 このメモリセルアレイのワード線方向の一端側に配置さ
れた第1のロウデコーダ群と、前記メモリセルアレイのワード線方向の他端側に配置さ
れた第2のロウデコーダ群と 、前記複数のビ ット線対の電位差を増幅する複数のセンス
アンプからなるセンスアンプ群と、 前記複数のセンスアンプのすべてにトランスファゲート
を介して接続されたデータ線と、 前記トランスファゲートを選択制御するカラムデコーダ
と、 前記データ線に接続されて前記メモリセルアレイのワー
ド線方向の一端側に配置された第1のデータバッファ群
と、前記データ線に接続されて前記メモリセルアレイのワー
ド線方向の他端側に配置された第2のデータバッファ群
と 、を具備し 、前記第1のロウデコーダ群により選択されたメモリセル
から読み出されたデータは、前記第2のデータバッファ
群から読み出され、前記第2のロウデコーダ群により選
択されたメモリセルから読み出されたデータは、前記第
1のデータバッファ群から読み出される ことを特徴とす
る半導体記憶装置。 - 【請求項4】複数のビット線対、このビット線と交差す
る複数本のワード線、およびこれらにより選択されるメ
モリセルが配列されたメモリセルアレイと、前記メモリセルアレイのワード線方向の一端側に配置さ
れた第1のロウデコーダと 、前記メモリセルアレイのワード線方向の他端側に配置さ
れた第2のロウデコーダと 、前記複数のビット線対の電位差を増幅する複数のセンス
アンプと 、前記複数のセンスアンプの隣接する2つのセンスアンプ
の一方に第1のトランスファゲートを介して接続された
第1のデータ線と 、前記複数のセンスアンプの隣接する2つのセンスアンプ
の他方に第2のトランスファゲートを介して接続された
第2のデータ線と 、前記第1のトランスファゲート及び第2のトランスファ
ゲートを選択制御するカラムデコーダと 、前記第1のデータ線に接続されて前記メモリセルアレイ
のワード線方向の一端側に配置された第1のデータバッ
ファと 、前記第2のデータ線に接続されて前記メモリセルアレイ
のワード線方向の他端側に配置された第2のデータバッ
ファと 、を具備し 、前記第1のロウデコーダにより選択されたメモリセルか
ら読み出されたデータは、前記第2のデータバッファか
ら読み出され、前記第2のロウデコーダにより選択され
たメモリセルから読み出されたデータは、前記第1のデ
ータバッファから読み出される ことを特徴とする半導体
記憶装置 。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32038491A JP3270083B2 (ja) | 1991-12-04 | 1991-12-04 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32038491A JP3270083B2 (ja) | 1991-12-04 | 1991-12-04 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05159564A JPH05159564A (ja) | 1993-06-25 |
JP3270083B2 true JP3270083B2 (ja) | 2002-04-02 |
Family
ID=18120873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32038491A Expired - Fee Related JP3270083B2 (ja) | 1991-12-04 | 1991-12-04 | ダイナミック型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3270083B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6141286A (en) * | 1998-08-21 | 2000-10-31 | Micron Technology, Inc. | Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines |
-
1991
- 1991-12-04 JP JP32038491A patent/JP3270083B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05159564A (ja) | 1993-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5815454A (en) | Semiconductor memory device having power line arranged in a meshed shape | |
JP3202580B2 (ja) | 半導体メモリ装置 | |
US6097652A (en) | Integrated circuit memory devices including circuits and methods for discharging isolation control lines into a reference voltage | |
JP2953708B2 (ja) | ダイナミック型半導体記憶装置 | |
US6118715A (en) | Semiconductor memory device having improved manner of data line connection in hierarchical data line structure | |
US6442078B1 (en) | Semiconductor memory device having structure implementing high data transfer rate | |
JP2801822B2 (ja) | 半導体メモリ装置 | |
JPH04302894A (ja) | 分散されたアドレス解読およびタイミング制御機能を有するメモリ | |
USRE36169E (en) | Semiconductor memory device | |
US6067271A (en) | Semiconductor memory device and a driving method of the same | |
US4578780A (en) | Dual port type semiconductor memory | |
JP3190624B2 (ja) | 半導体メモリ | |
US6275429B1 (en) | Memory device and equalizing circuit for memory device | |
JP3720945B2 (ja) | 半導体記憶装置 | |
JPH11111943A (ja) | 半導体記憶装置 | |
US6307768B1 (en) | Bitline twist with equalizer function | |
JP2003100080A (ja) | 半導体記憶装置 | |
JP3270083B2 (ja) | ダイナミック型半導体記憶装置 | |
JPH08190785A (ja) | 半導体記憶装置 | |
US4511997A (en) | Semiconductor memory device | |
JPH01300496A (ja) | 半導体メモリ装置 | |
US7064993B2 (en) | Semiconductor memory device with common I/O type circuit configuration achieving write before sense operation | |
JP2902666B2 (ja) | ダイナミック型半導体記憶装置 | |
JP3159496B2 (ja) | 半導体メモリ装置 | |
JPH088336B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080118 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100118 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |