JP3392433B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ半導体メモリで
あるスタテックＲＡＭやダイナミックＲＡＭ等の半導体
記憶装置、特にそのメモリマトリクス構成に関するもの
である。
あるスタテックＲＡＭやダイナミックＲＡＭ等の半導体
記憶装置、特にそのメモリマトリクス構成に関するもの
である。
【０００２】
【従来の技術】従来、この種の半導体記憶装置として
は、例えば次のような文献に記載されるものがあった。
以下、その構成を図を用いて説明する。
は、例えば次のような文献に記載されるものがあった。
以下、その構成を図を用いて説明する。
【０００３】１９８９−アイイーイーイー−インタナシ
ョナル−ソリッド−ステイト サーキッツ コンフォレ
ンス ダイジェスト オブ テクニカル ペーパーズ
（1989-IEEE-INTERNATIONAL-SOLID-STATE CIRCUITS CON
FERENCE DIGEST OF TECHNICALPAPERS）、３２（１９８
９）“ア ６０ｎｓ ３．３Ｖ １６Ｍｂ ダイナミッ
クラム（Ａ ６０ｎｓ ３．３Ｖ １６Ｍｂ ＤＲＡ
Ｍ）”Ｐ．２４４−２４５図２は、ＭＯＳ半導体メモリ
の一つである従来のダイナミックＲＡＭのメモリマトリ
クス構成を示す図である。
ョナル−ソリッド−ステイト サーキッツ コンフォレ
ンス ダイジェスト オブ テクニカル ペーパーズ
（1989-IEEE-INTERNATIONAL-SOLID-STATE CIRCUITS CON
FERENCE DIGEST OF TECHNICALPAPERS）、３２（１９８
９）“ア ６０ｎｓ ３．３Ｖ １６Ｍｂ ダイナミッ
クラム（Ａ ６０ｎｓ ３．３Ｖ １６Ｍｂ ＤＲＡ
Ｍ）”Ｐ．２４４−２４５図２は、ＭＯＳ半導体メモリ
の一つである従来のダイナミックＲＡＭのメモリマトリ
クス構成を示す図である。
【０００４】このメモリマトリクス構成は、データを格
納するメモリマトリクス部１０と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部２０
とで、構成されている。
納するメモリマトリクス部１０と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部２０
とで、構成されている。
【０００５】メモリマトリクス部１０は、ワード線ＷＬ
０，ＷＬ１，…と、データ格納用のメモリセル１１0b，
１１1a，１１2a，１１3b，１１4a，１１5b，１１6b，１
１7a，…と、ビット線対ＢＬ０b ・ＢＬ０a ，ＢＬ１a
・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，ＢＬ３b ・ＢＬ
３a ，…とを、備えている。ここで、１１0b，１１1a，
…，ＢＬ０b ・ＢＬ０a ，…等における添字ａは正相、
ｂは逆相をそれぞれ表す。以下同様に、正相のときには
添字ａを、逆相のときには添字ｂを付す。
０，ＷＬ１，…と、データ格納用のメモリセル１１0b，
１１1a，１１2a，１１3b，１１4a，１１5b，１１6b，１
１7a，…と、ビット線対ＢＬ０b ・ＢＬ０a ，ＢＬ１a
・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，ＢＬ３b ・ＢＬ
３a ，…とを、備えている。ここで、１１0b，１１1a，
…，ＢＬ０b ・ＢＬ０a ，…等における添字ａは正相、
ｂは逆相をそれぞれ表す。以下同様に、正相のときには
添字ａを、逆相のときには添字ｂを付す。
【０００６】ワード線ＷＬ０，ＷＬ１，…とビット線対
ＢＬ０b ・ＢＬ０a ，ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，ＢＬ３b ・ＢＬ３a ，…とは直交し、該ワー
ド線ＷＬ０，ＷＬ１，…とビット線対ＢＬ０b ・ＢＬ０
a ，ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，ＢＬ３
b ・ＢＬ３a ，…の一方との交点に、メモリセル１
１0b，１１1a，１１2a，１１3b，１１4a，１１5b，１１
6b，１１7a，…がそれぞれ接続されている。
ＢＬ０b ・ＢＬ０a ，ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・
ＢＬ２b ，ＢＬ３b ・ＢＬ３a ，…とは直交し、該ワー
ド線ＷＬ０，ＷＬ１，…とビット線対ＢＬ０b ・ＢＬ０
a ，ＢＬ１a ・ＢＬ１b ，ＢＬ２a ・ＢＬ２b ，ＢＬ３
b ・ＢＬ３a ，…の一方との交点に、メモリセル１
１0b，１１1a，１１2a，１１3b，１１4a，１１5b，１１
6b，１１7a，…がそれぞれ接続されている。
【０００７】センス・データマルチプレクス部２０は、
メモリセル情報の検知及び増幅を行うセンスアンプ２１
0 ，２１1 ，２１2 ，２１3 ，…と、ビット線対スイッ
チ用トランジスタ２２0b，２２0a，２２1a，２２1b，２
２2a，２２2b，２２3b，２２3a，…と、スイッチ手段で
あるデータバススイッチ用トランジスタ２３0b，２
３0a，２３1a，２３1b，２３2a，２３2b，２３3b，２３
3a，…とを備えている。
メモリセル情報の検知及び増幅を行うセンスアンプ２１
0 ，２１1 ，２１2 ，２１3 ，…と、ビット線対スイッ
チ用トランジスタ２２0b，２２0a，２２1a，２２1b，２
２2a，２２2b，２２3b，２２3a，…と、スイッチ手段で
あるデータバススイッチ用トランジスタ２３0b，２
３0a，２３1a，２３1b，２３2a，２３2b，２３3b，２３
3a，…とを備えている。
【０００８】センスアンプ２１0 ，２１1 ，２１2 ，２
１3 ，…は、センスノードＴ０b ，Ｔ０a ，Ｔ１a ，Ｔ
１b ，Ｔ２a ，Ｔ２b ，Ｔ３b ，Ｔ３a ，…を有し、そ
の各々は、トランジスタ２２0b，２２0a，２２1a，２２
1b，２２2a，２２2b，２２3b，２２3a，…のソース（ま
たはドレイン）とし、そのドレイン（またはソース）と
してビット線ＢＬ０b ，ＢＬ０a ，ＢＬ１a ，ＢＬ
１b ，ＢＬ２a ，ＢＬ２b ，ＢＬ３b ，ＢＬ３a ，…、
さらにそのゲートとして共通信号ＰＲに接続されてい
る。
１3 ，…は、センスノードＴ０b ，Ｔ０a ，Ｔ１a ，Ｔ
１b ，Ｔ２a ，Ｔ２b ，Ｔ３b ，Ｔ３a ，…を有し、そ
の各々は、トランジスタ２２0b，２２0a，２２1a，２２
1b，２２2a，２２2b，２２3b，２２3a，…のソース（ま
たはドレイン）とし、そのドレイン（またはソース）と
してビット線ＢＬ０b ，ＢＬ０a ，ＢＬ１a ，ＢＬ
１b ，ＢＬ２a ，ＢＬ２b ，ＢＬ３b ，ＢＬ３a ，…、
さらにそのゲートとして共通信号ＰＲに接続されてい
る。
【０００９】また、センスノードＴ０b ，Ｔ０a ，Ｔ１
a ，Ｔ１b ，Ｔ２a ，Ｔ２b ，Ｔ３b ，Ｔ３a ，…は、
トランジスタ２３0b，２３0a，２３1a，２３1b，２
３2a，２３2b，２３3b，２３3a，…のソース（またはド
レイン）とし、そのドレイン（またはソース）として複
数対のデータバス線からなるデータバスＭＢＯa ，ＭＢ
Ｏb ，…、さらにそのゲートとして選択信号Ｐ０，Ｐ
１，Ｐ２，Ｐ３，…に接続されている。
a ，Ｔ１b ，Ｔ２a ，Ｔ２b ，Ｔ３b ，Ｔ３a ，…は、
トランジスタ２３0b，２３0a，２３1a，２３1b，２
３2a，２３2b，２３3b，２３3a，…のソース（またはド
レイン）とし、そのドレイン（またはソース）として複
数対のデータバス線からなるデータバスＭＢＯa ，ＭＢ
Ｏb ，…、さらにそのゲートとして選択信号Ｐ０，Ｐ
１，Ｐ２，Ｐ３，…に接続されている。
【００１０】この種のメモリマトリクス構成を動作させ
るには、まず、図示しないロウデコーダによってワード
線ＷＬ０，ＷＬ１，…のうちの１本、例えばＷＬ０を選
択し、メモリセル１１0b，１１1a，１１2a，１１3b，…
の情報をビット線ＢＬ０b ，ＢＬ１a ，ＢＬ２a ，ＢＬ
３b ，…へ伝達する。共通信号ＰＲがオン状態の時、ビ
ット線ＢＬ０b ，ＢＬ１a ，ＢＬ２a ，ＢＬ３b ，…の
情報は、トランジスタ２２0b，２２1a，２２2a，２
２3b，…を介してセンスノードＴ０b ，Ｔ１a ，Ｔ
２a ，Ｔ３b ，…へ伝えられる。
るには、まず、図示しないロウデコーダによってワード
線ＷＬ０，ＷＬ１，…のうちの１本、例えばＷＬ０を選
択し、メモリセル１１0b，１１1a，１１2a，１１3b，…
の情報をビット線ＢＬ０b ，ＢＬ１a ，ＢＬ２a ，ＢＬ
３b ，…へ伝達する。共通信号ＰＲがオン状態の時、ビ
ット線ＢＬ０b ，ＢＬ１a ，ＢＬ２a ，ＢＬ３b ，…の
情報は、トランジスタ２２0b，２２1a，２２2a，２
２3b，…を介してセンスノードＴ０b ，Ｔ１a ，Ｔ
２a ，Ｔ３b ，…へ伝えられる。
【００１１】センスノードＴ０b ，Ｔ１a ，Ｔ２a ，Ｔ
３b ，…では、センスアンプ２１0 ，２１1 ，２１2 ，
２１3 ，…により、該センスノード上のデータが増幅さ
れ、ビット線ＢＬ０b ，ＢＬ１a ，ＢＬ２a ，ＢＬ
３b ，…に書き戻される。
３b ，…では、センスアンプ２１0 ，２１1 ，２１2 ，
２１3 ，…により、該センスノード上のデータが増幅さ
れ、ビット線ＢＬ０b ，ＢＬ１a ，ＢＬ２a ，ＢＬ
３b ，…に書き戻される。
【００１２】次に、選択信号Ｐ０，Ｐ１，Ｐ２，Ｐ３，
…のうちの１本が選択され、センスノードＴ０a ，Ｔ１
a ，Ｔ２a ，Ｔ３b ，…のうちの１つの情報がデータバ
スＭＢＯa ，ＭＢＯb ，…へ転送される。データバスＭ
ＢＯa ，ＭＢＯb ，…は、図示しないコラムデコーダに
より、その１対が選択され、メモリ出力となる。
…のうちの１本が選択され、センスノードＴ０a ，Ｔ１
a ，Ｔ２a ，Ｔ３b ，…のうちの１つの情報がデータバ
スＭＢＯa ，ＭＢＯb ，…へ転送される。データバスＭ
ＢＯa ，ＭＢＯb ，…は、図示しないコラムデコーダに
より、その１対が選択され、メモリ出力となる。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
ダイナミックＲＡＭにおけるメモリマトリクス構成で
は、次のような課題があった。
ダイナミックＲＡＭにおけるメモリマトリクス構成で
は、次のような課題があった。
【００１４】（１）図２に示すように、センスアンプ
（例えば、２１0 ，２１2 ）は、４ビット線毎に１個の
配置となっている。これは、１ビット線ペアピッチに１
センスアンプが収容できないために行っているものであ
るが、該センスアンプのレイアウト上、ビット線ペアを
拡げる必要がある。そのため、余分な面積が必要とな
り、チップサイズの増大を招いていた。
（例えば、２１0 ，２１2 ）は、４ビット線毎に１個の
配置となっている。これは、１ビット線ペアピッチに１
センスアンプが収容できないために行っているものであ
るが、該センスアンプのレイアウト上、ビット線ペアを
拡げる必要がある。そのため、余分な面積が必要とな
り、チップサイズの増大を招いていた。
【００１５】（２）データバス（ＭＢＯa ，ＭＢＯb ，
…）とトランジスタ（例えば、２３0b，２３0a，２
３2a，２３2b）を介してセンスノード（Ｔ０b ，Ｔ
０a ，Ｔ２a ，Ｔ２b ）とを接続するため、図２では長
い配線Ｌ０２b ，Ｌ０２a が必要となり、高集積化を妨
げ、チップサイズの増大と動作速度の低下を招いてい
た。
…）とトランジスタ（例えば、２３0b，２３0a，２
３2a，２３2b）を介してセンスノード（Ｔ０b ，Ｔ
０a ，Ｔ２a ，Ｔ２b ）とを接続するため、図２では長
い配線Ｌ０２b ，Ｌ０２a が必要となり、高集積化を妨
げ、チップサイズの増大と動作速度の低下を招いてい
た。
【００１６】このように、従来のメモリマトリクス構成
では、チップサイズの縮小と動作速度の高速化という点
において技術的に充分満足のゆくものが得られなかっ
た。
では、チップサイズの縮小と動作速度の高速化という点
において技術的に充分満足のゆくものが得られなかっ
た。
【００１７】本発明は、前記従来技術が持っていた課題
として、チップサイズの縮小及び動作速度の高速化が困
難であるという点について解決した半導体記憶装置のメ
モリマトリクス構成を提供するものである。
として、チップサイズの縮小及び動作速度の高速化が困
難であるという点について解決した半導体記憶装置のメ
モリマトリクス構成を提供するものである。
【００１８】
【課題を解決するための手段】本発明は前記課題を解決
するために、複数のメモリセルを有するメモリマトリク
ス部と、このメモリマトリクス部の第１の方向に関して
両端に位置し、前記第１の方向に並んで配置される第１
及び第２のセンスアンプをそれぞれ含む第１及び第２の
センスアンプ部と、前記第１の方向に延在し、前記メモ
リマトリクス部において前記複数のメモリセルと接続さ
れるビット線の対からなる第１ないし第４のビット線対
であって、前記第１の方向と直交する第２の方向に順次
配列され、前記第１及び第３のビット線対は前記メモリ
マトリクス部から前記第１のセンスアンプ部に延在し、
前記第２及び第４のビット線対は前記メモリマトリクス
部から前記第２のセンスアンプ部に延在する第１ないし
第４ビット線対と、前記第１のセンスアンプ部から前記
メモリマトリクス部を経て前記第２のセンスアンプ部に
延在し、前記ビット線対の間に位置するデータ線の対を
有するデータバスと、前記第１のセンスアンプ部内で、
かつ前記データ線対の間に位置し、前記第１及び第２の
センスアンプが、連続するビット線間の接続とならない
ように前記第１及び第３のビット線対に接続される第１
のセンスアンプ回路と、前記第２のセンスアンプ部内
で、かつ前記データ線対の間に位置し、前記第１及び第
２のセンスアンプが、連続するビット線間の接続となら
ないように前記第２及び第４のビット線対に接続される
第２のセンスアンプ回路とを構成単位として有するもの
である。
するために、複数のメモリセルを有するメモリマトリク
ス部と、このメモリマトリクス部の第１の方向に関して
両端に位置し、前記第１の方向に並んで配置される第１
及び第２のセンスアンプをそれぞれ含む第１及び第２の
センスアンプ部と、前記第１の方向に延在し、前記メモ
リマトリクス部において前記複数のメモリセルと接続さ
れるビット線の対からなる第１ないし第４のビット線対
であって、前記第１の方向と直交する第２の方向に順次
配列され、前記第１及び第３のビット線対は前記メモリ
マトリクス部から前記第１のセンスアンプ部に延在し、
前記第２及び第４のビット線対は前記メモリマトリクス
部から前記第２のセンスアンプ部に延在する第１ないし
第４ビット線対と、前記第１のセンスアンプ部から前記
メモリマトリクス部を経て前記第２のセンスアンプ部に
延在し、前記ビット線対の間に位置するデータ線の対を
有するデータバスと、前記第１のセンスアンプ部内で、
かつ前記データ線対の間に位置し、前記第１及び第２の
センスアンプが、連続するビット線間の接続とならない
ように前記第１及び第３のビット線対に接続される第１
のセンスアンプ回路と、前記第２のセンスアンプ部内
で、かつ前記データ線対の間に位置し、前記第１及び第
２のセンスアンプが、連続するビット線間の接続となら
ないように前記第２及び第４のビット線対に接続される
第２のセンスアンプ回路とを構成単位として有するもの
である。
【００１９】
【００２０】
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、センスアンプ回路に接続されるビット
線対が従来のような連続するビット線対ではなく、第１
のビット線対と第３のビット線対、第２のビット線対と
第４のビット線対という構成となる。これにより、接続
されるビット線対となるビット線のペアの組み合わせが
広くなり、センスアンプピッチの拡大化が図れる。さら
に、センスアンプとデータ転送線対との間の配線が短く
なる。従って、前記課題を解決できるのである。
を構成したので、センスアンプ回路に接続されるビット
線対が従来のような連続するビット線対ではなく、第１
のビット線対と第３のビット線対、第２のビット線対と
第４のビット線対という構成となる。これにより、接続
されるビット線対となるビット線のペアの組み合わせが
広くなり、センスアンプピッチの拡大化が図れる。さら
に、センスアンプとデータ転送線対との間の配線が短く
なる。従って、前記課題を解決できるのである。
【００２１】
【実施例】図１は、本発明の実施例を示すダイナミック
ＲＡＭにおけるメモリマトリクス構成を示す図であり、
従来の図２中の要素と共通の要素には共通の符号が付さ
れている。
ＲＡＭにおけるメモリマトリクス構成を示す図であり、
従来の図２中の要素と共通の要素には共通の符号が付さ
れている。
【００２２】このメモリマトリクス構成は、データを格
納するメモリマトリクス部３０と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部４０
とで、構成されている。第１のセンスアンプ部は、例え
ば第１の方向である図１の横方向でメモリマトリクス部
３０の左側のセンス・データマルチプレクス部４０が対
応し、第２のセンスアンプ部は例えばメモリマトリクス
部３０の右側のセンス・データマルチプレクス部４０が
対応する。
納するメモリマトリクス部３０と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部４０
とで、構成されている。第１のセンスアンプ部は、例え
ば第１の方向である図１の横方向でメモリマトリクス部
３０の左側のセンス・データマルチプレクス部４０が対
応し、第２のセンスアンプ部は例えばメモリマトリクス
部３０の右側のセンス・データマルチプレクス部４０が
対応する。
【００２３】メモリマトリクス部３０は、ワード線ＷＬ
０，ＷＬ１，…と、ＭＯＳトランジスタからなるデータ
格納用のメモリセル３１０ａ，３１１ａ，３１２ｂ，３
１３ｂ，３１４ｂ，３１５ｂ，３１６ａ，３１７ａ，…
と、第１のビット線対ＢＬ０ａ・ＢＬ２ａ，第２のビッ
ト線対ＢＬ１ａ・ＢＬ３ａ，第３のビット線対ＢＬ２ｂ
・ＢＬ０ｂ，第４のビット線対ＢＬ３ｂ・ＢＬ１ｂ，…
とを備えている。上記した第１ないし第４のビット線対
は第２の方向である図１の縦方向に順次配列されてい
る。
０，ＷＬ１，…と、ＭＯＳトランジスタからなるデータ
格納用のメモリセル３１０ａ，３１１ａ，３１２ｂ，３
１３ｂ，３１４ｂ，３１５ｂ，３１６ａ，３１７ａ，…
と、第１のビット線対ＢＬ０ａ・ＢＬ２ａ，第２のビッ
ト線対ＢＬ１ａ・ＢＬ３ａ，第３のビット線対ＢＬ２ｂ
・ＢＬ０ｂ，第４のビット線対ＢＬ３ｂ・ＢＬ１ｂ，…
とを備えている。上記した第１ないし第４のビット線対
は第２の方向である図１の縦方向に順次配列されてい
る。
【００２４】ワード線ＷＬ０，ＷＬ１，…とビット線対
ＢＬ０ ａ ・ＢＬ２ ａ ，ＢＬ１ ａ ・ＢＬ３ ａ ，ＢＬ２ ｂ ・
ＢＬ０ ｂ ，ＢＬ３ ｂ ・ＢＬ１ ｂ ，…とは交差し、該ワー
ド線ＷＬ０，ＷＬ１，…とビット線対ＢＬ０ ａ ・ＢＬ２
ａ ，ＢＬ１ ａ ・ＢＬ３ ａ ，ＢＬ２ ｂ ・ＢＬ０ ｂ ，ＢＬ３
ｂ ・ＢＬ１ ｂ ，…の一方との交点に、メモリセル３１
０ａ，３１１ａ，３１２ｂ，３１３ｂ，３１４ｂ，３１
５ｂ，３１６ａ，３１７ａ，…がそれぞれ接続されてい
る。
ＢＬ０ ａ ・ＢＬ２ ａ ，ＢＬ１ ａ ・ＢＬ３ ａ ，ＢＬ２ ｂ ・
ＢＬ０ ｂ ，ＢＬ３ ｂ ・ＢＬ１ ｂ ，…とは交差し、該ワー
ド線ＷＬ０，ＷＬ１，…とビット線対ＢＬ０ ａ ・ＢＬ２
ａ ，ＢＬ１ ａ ・ＢＬ３ ａ ，ＢＬ２ ｂ ・ＢＬ０ ｂ ，ＢＬ３
ｂ ・ＢＬ１ ｂ ，…の一方との交点に、メモリセル３１
０ａ，３１１ａ，３１２ｂ，３１３ｂ，３１４ｂ，３１
５ｂ，３１６ａ，３１７ａ，…がそれぞれ接続されてい
る。
【００２５】センス・データマルチプレクス部４０は、
ビット線上のデータを検知及び増幅するＭＯＳトランジ
スタからなるセンスアンプ４１０，４１１，４１２，４
１３，…と、ビット線対スイッチ用のトランジスタ４２
０ａ，４２２ａ，４２１ａ，４２３ａ，４２２ｂ，４２
０ｂ，４２３ｂ，４２１ｂ，…と、スイッチ手段である
データバススイッチ用トランジスタ４３０ａ，４
３０ｂ，４３２ａ，４３２ｂ，４３３ａ，４３３ｂ，４
３１ａ，４３１ｂ，…とを備えている。第１のセンスア
ンプ回路は例えばセンスアンプ４１ ０ ，４１ ２ 及びトラ
ンジスタ４３ ０ａ ，４３ ０ｂ ，４３ ２ａ ，４３ ２ｂ を含
む回路で構成され、第２のセンスアンプは例えばセンス
アンプ４１ １ ，４１ ３ 及びトランジスタ４３ １ａ ，４３
１ｂ ，４３ ３ａ ，４３ ３ｂ を含む回路で構成される。
ビット線上のデータを検知及び増幅するＭＯＳトランジ
スタからなるセンスアンプ４１０，４１１，４１２，４
１３，…と、ビット線対スイッチ用のトランジスタ４２
０ａ，４２２ａ，４２１ａ，４２３ａ，４２２ｂ，４２
０ｂ，４２３ｂ，４２１ｂ，…と、スイッチ手段である
データバススイッチ用トランジスタ４３０ａ，４
３０ｂ，４３２ａ，４３２ｂ，４３３ａ，４３３ｂ，４
３１ａ，４３１ｂ，…とを備えている。第１のセンスア
ンプ回路は例えばセンスアンプ４１ ０ ，４１ ２ 及びトラ
ンジスタ４３ ０ａ ，４３ ０ｂ ，４３ ２ａ ，４３ ２ｂ を含
む回路で構成され、第２のセンスアンプは例えばセンス
アンプ４１ １ ，４１ ３ 及びトランジスタ４３ １ａ ，４３
１ｂ ，４３ ３ａ ，４３ ３ｂ を含む回路で構成される。
【００２６】センスアンプ４１0 ，４１1 ，４１2 ，４
１3 ，…は、センスノードＴ０a ，Ｔ０b ，Ｔ１a ，Ｔ
１b ，Ｔ２a ，Ｔ２b ，Ｔ３a ，Ｔ３b ，…を有し、そ
の各々は、トランジスタ４２0a，４２0b，４２1a，４２
1b，４２2a，４２2b，４２3a，４２3b，…のソース（ま
たはドレイン）とし、そのドレイン（またはソース）と
してビット線ＢＬ０a ，ＢＬ０b ，ＢＬ１a ，ＢＬ
１b ，ＢＬ２a ，ＢＬ２b ，ＢＬ３a ，ＢＬ３b ，…、
さらにそのゲートとして共通信号ＰＲに接続されてい
る。
１3 ，…は、センスノードＴ０a ，Ｔ０b ，Ｔ１a ，Ｔ
１b ，Ｔ２a ，Ｔ２b ，Ｔ３a ，Ｔ３b ，…を有し、そ
の各々は、トランジスタ４２0a，４２0b，４２1a，４２
1b，４２2a，４２2b，４２3a，４２3b，…のソース（ま
たはドレイン）とし、そのドレイン（またはソース）と
してビット線ＢＬ０a ，ＢＬ０b ，ＢＬ１a ，ＢＬ
１b ，ＢＬ２a ，ＢＬ２b ，ＢＬ３a ，ＢＬ３b ，…、
さらにそのゲートとして共通信号ＰＲに接続されてい
る。
【００２７】また、センスノードＴ０a ，Ｔ０b ，Ｔ１
a ，Ｔ１b ，Ｔ２a ，Ｔ２b ，Ｔ３a ，Ｔ３b ，…は、
トランジスタ４３0a，４３0b，４３1a，４３1b，４
３2a，４３2b，４３3a，４３3b，…のソース（またはド
レイン）とし、そのドレイン（またはソース）として複
数対のデータバス線からなるデータバスＭＢＯa ，ＭＢ
Ｏb ，…、さらにそのゲートとして選択信号Ｐ０，Ｐ
１，Ｐ２，Ｐ３，…に接続されている。
a ，Ｔ１b ，Ｔ２a ，Ｔ２b ，Ｔ３a ，Ｔ３b ，…は、
トランジスタ４３0a，４３0b，４３1a，４３1b，４
３2a，４３2b，４３3a，４３3b，…のソース（またはド
レイン）とし、そのドレイン（またはソース）として複
数対のデータバス線からなるデータバスＭＢＯa ，ＭＢ
Ｏb ，…、さらにそのゲートとして選択信号Ｐ０，Ｐ
１，Ｐ２，Ｐ３，…に接続されている。
【００２８】このようなダイナミックＲＡＭのメモリマ
トリクス構成を動作させるには、まず、図示しないロウ
デコーダによってワード線ＷＬ０，ＷＬ１，…のうちの
１本、例えばＷＬ０を選択し、メモリセル３１0a，３１
1a，３１2b，３１3b，…の情報をビット線ＢＬ０a ，Ｂ
Ｌ１a ，ＢＬ２b ，ＢＬ３b ，…へ伝達する。共通信号
ＰＲがオン状態のとき、ビット線情報はトランジスタ４
２0a，４２1a，４２2b，４２3b，…を介してセンスノー
ドＴ０a ，Ｔ１a ，Ｔ２b ，Ｔ３b ，…へ伝えられる。
トリクス構成を動作させるには、まず、図示しないロウ
デコーダによってワード線ＷＬ０，ＷＬ１，…のうちの
１本、例えばＷＬ０を選択し、メモリセル３１0a，３１
1a，３１2b，３１3b，…の情報をビット線ＢＬ０a ，Ｂ
Ｌ１a ，ＢＬ２b ，ＢＬ３b ，…へ伝達する。共通信号
ＰＲがオン状態のとき、ビット線情報はトランジスタ４
２0a，４２1a，４２2b，４２3b，…を介してセンスノー
ドＴ０a ，Ｔ１a ，Ｔ２b ，Ｔ３b ，…へ伝えられる。
【００２９】センスノードＴ０ａ，Ｔ１ａ，Ｔ２ｂ，Ｔ
３ｂ，…では、センスアンプ４１０，４１１，４１２，
４１３，…により、該センスノード上のデータが増幅さ
れ、ビット線ＢＬ０ａ，ＢＬ１ａ，ＢＬ２ｂ，ＢＬ
３ｂ，…に書き戻される。次に、選択信号Ｐ０，Ｐ１，
Ｐ２，Ｐ３，…のうちの１本が選択され、センスノード
Ｔ０ａ，Ｔ１ａ，Ｔ２ｂ，Ｔ３ｂ，…のうちの１つの情
報がデータバスＭＢＯａ，ＭＢＯｂ，…へ転送される。
データバスＭＢＯａ，ＭＢＯｂ，…は、図示しないコラ
ムデコーダにより、その１対、例えば第１のデータ線Ｍ
ＢＯ ａ と第２のデータ線ＭＢＯ ｂ が選択され、メモリ出
力となる。
３ｂ，…では、センスアンプ４１０，４１１，４１２，
４１３，…により、該センスノード上のデータが増幅さ
れ、ビット線ＢＬ０ａ，ＢＬ１ａ，ＢＬ２ｂ，ＢＬ
３ｂ，…に書き戻される。次に、選択信号Ｐ０，Ｐ１，
Ｐ２，Ｐ３，…のうちの１本が選択され、センスノード
Ｔ０ａ，Ｔ１ａ，Ｔ２ｂ，Ｔ３ｂ，…のうちの１つの情
報がデータバスＭＢＯａ，ＭＢＯｂ，…へ転送される。
データバスＭＢＯａ，ＭＢＯｂ，…は、図示しないコラ
ムデコーダにより、その１対、例えば第１のデータ線Ｍ
ＢＯ ａ と第２のデータ線ＭＢＯ ｂ が選択され、メモリ出
力となる。
【００３０】つぎに図３及び図４を用いて、具体例を以
下説明する。
下説明する。
【００３１】図３は、上述した図１の特に図中右側のセ
ンス・デ−タマルチプレクサ部に対応する回路図であ
り、また図４は、図３のセンス・デ−タマルチプレクサ
部に対応するパタ−ンレイアウト図であり、図３、図４
ともに図１に対応する箇所には共通の符号を付してい
る。なお、図３は、図４のパタ−ンレイアウト図により
対応させてあるものの、図１とは各構成要素間の接続関
係は変わっていない。図４においては、図示している通
り、図中右上がり斜線部はアクテイブ領域、右下がり斜
線部はメタル層、さらにドット領域部は例えばポリシリ
コン層であるものの、これに限らない。
ンス・デ−タマルチプレクサ部に対応する回路図であ
り、また図４は、図３のセンス・デ−タマルチプレクサ
部に対応するパタ−ンレイアウト図であり、図３、図４
ともに図１に対応する箇所には共通の符号を付してい
る。なお、図３は、図４のパタ−ンレイアウト図により
対応させてあるものの、図１とは各構成要素間の接続関
係は変わっていない。図４においては、図示している通
り、図中右上がり斜線部はアクテイブ領域、右下がり斜
線部はメタル層、さらにドット領域部は例えばポリシリ
コン層であるものの、これに限らない。
【００３２】これらの図のように、センスアンプ４
１ １ 、４１ ３ は、それぞれ１対のトランジスタ４４、５
５及び４６、４７を備え、各対のトランジスタは、互い
に、ソース（またはドレイン）が各センスアンプ活性用
の信号線ＳＡ１，ＳＡ２に接続され、且つドレイン（ま
たはソース）が相対するゲートに接続されている。そし
て、各ゲート或いはゲートに接続されているドレイン
（またはソース）は、各ビット線ＢＬ１ ａ ，ＢＬ３ ａ ，
ＢＬ３ ｂ ，ＢＬ１ ｂ にビット線対スイッチ用トランジス
タ４２ １ａ ，４２ ３ａ ，４２ ３ｂ ，４２ １ｂ を介して接
続されるセンサ線Ｓ1a，Ｓ3a，Ｓ3b，Ｓ1bに接続されて
いる。
１ １ 、４１ ３ は、それぞれ１対のトランジスタ４４、５
５及び４６、４７を備え、各対のトランジスタは、互い
に、ソース（またはドレイン）が各センスアンプ活性用
の信号線ＳＡ１，ＳＡ２に接続され、且つドレイン（ま
たはソース）が相対するゲートに接続されている。そし
て、各ゲート或いはゲートに接続されているドレイン
（またはソース）は、各ビット線ＢＬ１ ａ ，ＢＬ３ ａ ，
ＢＬ３ ｂ ，ＢＬ１ ｂ にビット線対スイッチ用トランジス
タ４２ １ａ ，４２ ３ａ ，４２ ３ｂ ，４２ １ｂ を介して接
続されるセンサ線Ｓ1a，Ｓ3a，Ｓ3b，Ｓ1bに接続されて
いる。
【００３３】ビット線ＢＬ１ ａ ，ＢＬ３ ａ にトランジス
タ４２ １ａ 、４２ ３ａ を介して接続されるセンサ線Ｓ1
a，Ｓ3aと、ビット線ＢＬ３ ｂ ，ＢＬ１ ｂ にトランジス
タ４２３ｂ，４２１ｂを介して接続されるセンサ線Ｓ3
b，Ｓ1bとは、互いに、ビット線の平行する方向に並ん
で配置されるセンスアンプ４１ １ ，４１ ３ の中間位置で
交差されている。この交差により、センスアンプ４
１ １ ，４１ ３ はそれぞれセンサ線Ｓ1a，Ｓ3a，Ｓ3b，Ｓ
1bまでの配線が短くできると共に、互いに相似形状にバ
ターニング構成できる。
タ４２ １ａ 、４２ ３ａ を介して接続されるセンサ線Ｓ1
a，Ｓ3aと、ビット線ＢＬ３ ｂ ，ＢＬ１ ｂ にトランジス
タ４２３ｂ，４２１ｂを介して接続されるセンサ線Ｓ3
b，Ｓ1bとは、互いに、ビット線の平行する方向に並ん
で配置されるセンスアンプ４１ １ ，４１ ３ の中間位置で
交差されている。この交差により、センスアンプ４
１ １ ，４１ ３ はそれぞれセンサ線Ｓ1a，Ｓ3a，Ｓ3b，Ｓ
1bまでの配線が短くできると共に、互いに相似形状にバ
ターニング構成できる。
【００３４】センサ線Ｓ1a，Ｓ3a，Ｓ3b，Ｓ1bとデータ
バスＭＢＯ ａ ，ＭＢＯ ｂ とは、選択信号Ｐ１，Ｐ２によ
り動作制御されるデータバススイッチ用トランジスタ４
３ １ａ ，４３ ３ａ ，４３ １ｂ ，４３ ３ｂ を介して接続さ
れている。このデータバススイッチ用トランジスタ４３
１ａ ，４３ ３ａ ，４３ １ｂ ，４３ ３ｂ は、データバスＭ
ＢＯ ａ ，ＭＢＯ ｂ のそれぞれに対し、各対で互いに接続
されたドレイン（またはソース）から接続されている。
バスＭＢＯ ａ ，ＭＢＯ ｂ とは、選択信号Ｐ１，Ｐ２によ
り動作制御されるデータバススイッチ用トランジスタ４
３ １ａ ，４３ ３ａ ，４３ １ｂ ，４３ ３ｂ を介して接続さ
れている。このデータバススイッチ用トランジスタ４３
１ａ ，４３ ３ａ ，４３ １ｂ ，４３ ３ｂ は、データバスＭ
ＢＯ ａ ，ＭＢＯ ｂ のそれぞれに対し、各対で互いに接続
されたドレイン（またはソース）から接続されている。
【００３５】本実施例では、次のような利点を有してい
る。
る。
【００３６】センスノードＴ０ａ，Ｔ０ｂ，Ｔ１ａ，Ｔ
１ｂ，Ｔ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂ，…のビット線
ＢＬ０ａ，ＢＬ０ｂ，ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，
ＢＬ２ｂ，ＢＬ３ａ，ＢＬ３ｂ，…へのつなぎ込みを、
従来の連続するビット線間ではなく、１番目のビット線
ＢＬ０ ａ と６番目のビット線ＢＬ０ ｂ 、２番目のビット
線ＢＬ２ ａ と５番目のビット線ＢＬ２ ｂ 、３番目のビッ
ト線ＢＬ１ ａ と８番目のビット線ＢＬ１ ｂ 、及び４番目
のビット線ＢＬ３ ａ と７番目のビット線ＢＬ３ ｂ という
構成を１対としてつなぐ構成、つまりフォールディッド
型センスアンプ構成を採用している。そのため、接続さ
れるビット線対ＢＬ０ ａ ・ＢＬ２ ａ ，ＢＬ１ ａ ・ＢＬ３
ａ ，ＢＬ２ ｂ ・ＢＬ０ ｂ ，ＢＬ３ ｂ ・ＢＬ１ ｂ ，…とな
るビット線ペアの組合せを広くとりつつ、センスアンプ
ピッチを拡げることができる。従って、センスアンプピ
ッチ拡大のための余分な面積が不要となり、集積回路に
おけるチップサイズの縮小化が可能となる。
１ｂ，Ｔ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂ，…のビット線
ＢＬ０ａ，ＢＬ０ｂ，ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，
ＢＬ２ｂ，ＢＬ３ａ，ＢＬ３ｂ，…へのつなぎ込みを、
従来の連続するビット線間ではなく、１番目のビット線
ＢＬ０ ａ と６番目のビット線ＢＬ０ ｂ 、２番目のビット
線ＢＬ２ ａ と５番目のビット線ＢＬ２ ｂ 、３番目のビッ
ト線ＢＬ１ ａ と８番目のビット線ＢＬ１ ｂ 、及び４番目
のビット線ＢＬ３ ａ と７番目のビット線ＢＬ３ ｂ という
構成を１対としてつなぐ構成、つまりフォールディッド
型センスアンプ構成を採用している。そのため、接続さ
れるビット線対ＢＬ０ ａ ・ＢＬ２ ａ ，ＢＬ１ ａ ・ＢＬ３
ａ ，ＢＬ２ ｂ ・ＢＬ０ ｂ ，ＢＬ３ ｂ ・ＢＬ１ ｂ ，…とな
るビット線ペアの組合せを広くとりつつ、センスアンプ
ピッチを拡げることができる。従って、センスアンプピ
ッチ拡大のための余分な面積が不要となり、集積回路に
おけるチップサイズの縮小化が可能となる。
【００３７】さらに、センスノードＴ０a ，Ｔ０b ，Ｔ
１a ，Ｔ１b ，Ｔ２a ，Ｔ２b ，Ｔ３a ，Ｔ３b ，…か
らトランジスタ４３0a，４３0b，４３1a，４３1b，４３
2a，４３2b，４３3a，４３3b，…を介してデータバスＭ
ＢＯa ，ＭＢＯb ，…への配線が短くなるので、集積度
を向上でき、それによってアクセスの高速化が可能とな
る。
１a ，Ｔ１b ，Ｔ２a ，Ｔ２b ，Ｔ３a ，Ｔ３b ，…か
らトランジスタ４３0a，４３0b，４３1a，４３1b，４３
2a，４３2b，４３3a，４３3b，…を介してデータバスＭ
ＢＯa ，ＭＢＯb ，…への配線が短くなるので、集積度
を向上でき、それによってアクセスの高速化が可能とな
る。
【００３８】加えて、センサ線Ｓ1a、Ｓ3aと、センサ線
Ｓ3b、Ｓ1bとは、互いに、ビット線の平行する方向に並
んで配置されるセンスアンプ４１ １ ，４１ ３ の中間位置
で交差されているので、センスアンプ４１ １ ，４１ ３ は
それぞれセンサ線Ｓ1a，Ｓ3a，Ｓ3b，Ｓ1bまでの配線が
短くできると共に、互いに相似形状にバターニング構成
できることにより、各センスアンプ４１ ０ ，４１ １ ，４
１ ２ ，４１ ３ から各データバスＭＢＯ ａ ，ＭＢＯ ｂ ，…
までの転送データに対する抵抗、容量成分を均等にで
き、より安定な動作を実現できる。
Ｓ3b、Ｓ1bとは、互いに、ビット線の平行する方向に並
んで配置されるセンスアンプ４１ １ ，４１ ３ の中間位置
で交差されているので、センスアンプ４１ １ ，４１ ３ は
それぞれセンサ線Ｓ1a，Ｓ3a，Ｓ3b，Ｓ1bまでの配線が
短くできると共に、互いに相似形状にバターニング構成
できることにより、各センスアンプ４１ ０ ，４１ １ ，４
１ ２ ，４１ ３ から各データバスＭＢＯ ａ ，ＭＢＯ ｂ ，…
までの転送データに対する抵抗、容量成分を均等にで
き、より安定な動作を実現できる。
【００３９】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。
種々の変形が可能である。
【００４０】例えば、トランジスタ４２0a，４２2a，４
２1a，４２3a，４２2b，４２0b，４２3b，４２1b，…或
いは４３0a，４３0b，４３2a，４３2b，４３3a，４
３3b，４３1a，４３1b，…を図示以外の箇所に設けた
り、或いは他の構成のスイッチ手段で構成してもよい。
また、上記実施例ではダイナミックＲＡＭについて説明
したが、メモリセル３１0a，３１1a，３１2b，３１3b，
３１4b，３１5b，３１6a，３１7a，…等の回路構成を変
えることにより、スタテックＲＡＭ等といった各種の半
導体メモリに適用できる。
２1a，４２3a，４２2b，４２0b，４２3b，４２1b，…或
いは４３0a，４３0b，４３2a，４３2b，４３3a，４
３3b，４３1a，４３1b，…を図示以外の箇所に設けた
り、或いは他の構成のスイッチ手段で構成してもよい。
また、上記実施例ではダイナミックＲＡＭについて説明
したが、メモリセル３１0a，３１1a，３１2b，３１3b，
３１4b，３１5b，３１6a，３１7a，…等の回路構成を変
えることにより、スタテックＲＡＭ等といった各種の半
導体メモリに適用できる。
【００４１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、センスアンプピッチを広くするため、接続される
ビット線対となるビット線ペアの組合せを広くとりつ
つ、フォールディッド型センスアンプ構成を採用したの
で、センスアンプを効率良く配置でき、それによってチ
ップサイズを縮小できる。さらに、センスアンプのセン
スノードからスイッチ手段を介してデータバスへの配線
が短くなるので、集積度を向上でき、それによって動作
速度の高速化が可能となる。従って、ダイナミックＲＡ
Ｍ等の各種の半導体メモリに利用できる。
れば、センスアンプピッチを広くするため、接続される
ビット線対となるビット線ペアの組合せを広くとりつ
つ、フォールディッド型センスアンプ構成を採用したの
で、センスアンプを効率良く配置でき、それによってチ
ップサイズを縮小できる。さらに、センスアンプのセン
スノードからスイッチ手段を介してデータバスへの配線
が短くなるので、集積度を向上でき、それによって動作
速度の高速化が可能となる。従って、ダイナミックＲＡ
Ｍ等の各種の半導体メモリに利用できる。
【図１】本発明の実施例におけるダイナミックＲＡＭの
メモリマトリクス構成を示す図である。
メモリマトリクス構成を示す図である。
【図２】従来のダイナミックＲＡＭにおけるメモリマト
リクス構成を示す図である。
リクス構成を示す図である。
【図３】本発明の実施例におけるセンス・デ−タマルチ
プレクサ部を示す回路図である。
プレクサ部を示す回路図である。
【図４】本発明の実施例におけるセンス・デ−タマルチ
プレクサ部を示すパタ−ンレイアウト図である。
プレクサ部を示すパタ−ンレイアウト図である。
３０ メモリマトリクス部
３１0a，３１1a，３１2b，３１3b，３１4b，３１5b，３
１6a，３１7a■■■■■■■■■■■■メモリセル ４０ センス・データマルチプレクス
部 ４１0 ，４１1 ，４１2 ，４１3 ■■■■■■■■■■
■■■■センスアンプ ４２0a，４２2a，４２1a，４２3a，４２2b，４２0b，４
２3b，４２1b■■■■■■■■■■■■ビット線対スイ
ッチ用トランジスタ ４３0a，４３0b，４３2a，４３2b，４３3a，４３3b，４
３1a，４３1b■■■■■■■■■■■■データバススイ
ッチ用トランジスタ ＢＬ0a・ＢＬ2a，ＢＬ1a・ＢＬ3a，ＢＬ2b・ＢＬ0b，Ｂ
Ｌ3b・Ｂ
１6a，３１7a■■■■■■■■■■■■メモリセル ４０ センス・データマルチプレクス
部 ４１0 ，４１1 ，４１2 ，４１3 ■■■■■■■■■■
■■■■センスアンプ ４２0a，４２2a，４２1a，４２3a，４２2b，４２0b，４
２3b，４２1b■■■■■■■■■■■■ビット線対スイ
ッチ用トランジスタ ４３0a，４３0b，４３2a，４３2b，４３3a，４３3b，４
３1a，４３1b■■■■■■■■■■■■データバススイ
ッチ用トランジスタ ＢＬ0a・ＢＬ2a，ＢＬ1a・ＢＬ3a，ＢＬ2b・ＢＬ0b，Ｂ
Ｌ3b・Ｂ
フロントページの続き
(56)参考文献 特開 昭56−130888（ＪＰ，Ａ)
1989 Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｖｅｎｃｅ，Ｄｉｑｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐｏ
ｐｅｒｓ．Ｖｏｌ．32，ｐ．244−
245，”Ａ 60ｎｓ ３．３Ｖ 16Ｍｂ
ＤＲＡＭ"
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/34
Claims (3)
- 【請求項１】 複数のメモリセルを有するメモリマトリ
クス部と、 このメモリマトリクス部の第１の方向に関して両端に位
置し、前記第１の方向に並んで配置される第１及び第２
のセンスアンプをそれぞれ含む第１及び第２のセンスア
ンプ部と、 前記第１の方向に延在し、前記メモリマトリクス部にお
いて前記複数のメモリセルと接続されるビット線の対か
らなる第１ないし第４のビット線対であって、前記第１
の方向と直交する第２の方向に順次配列され、前記第１
及び第３のビット線対は前記メモリマトリクス部から前
記第１のセンスアンプ部に延在し、前記第２及び第４の
ビット線対は前記メモリマトリクス部から前記第２のセ
ンスアンプ部に延在する第１ないし第４ビット線対と、 前記第１のセンスアンプ部から前記メモリマトリクス部
を経て前記第２のセンスアンプ部に延在し、前記ビット
線対の間に位置するデータ線の対を有するデータバス
と、 前記第１のセンスアンプ部内で、かつ前記データ線対の
間に位置し、前記第１及び第２のセンスアンプが、連続
するビット線間の接続とならないように前記第１及び第
３のビット線対に接続される第１のセンスアンプ回路
と、 前記第２のセンスアンプ部内で、かつ前記データ線対の
間に位置し、前記第１及び第２のセンスアンプが、連続
するビット線間の接続とならないように前記第２及び第
４のビット線対に接続される第２のセンスアンプ回路と
を構成単位として有することを特徴とする半導体記憶装
置。 - 【請求項２】 前記データ線対は、前記第１のセンスア
ンプ部から前記メモリマトリクスにかけては前記第１と
第２のビット線対の間に位置し、前記メモリマトリクス
内で前記第２のビット線対をまたぎ、前記メモリマトリ
クスから前記第２のセンスアンプ部にかけては前記第２
と第３のビット線対の間に位置する第１のデータ線と、 前記第１のセンスアンプ部から前記メモリマトリクスに
かけては前記第２と第３のビット線対の間に位置し、前
記メモリマトリクス内で前記第３のビット線対をまた
ぎ、前記メモリマトリクスから前記第２のセンスアンプ
部にかけては前記第３と第４のビット線対の間に位置す
る第２のデータ線とから構成される請求項１記載の半導
体記憶装置。 - 【請求項３】 前記第１ないし第４のビット線対は、そ
れぞれの一方と他方のビット線が交互に配置され、 前 記第１のセンスアンプ回路の第１のセンスアンプは、
前記第１のビット線対の一方のビット線と前記第３のビ
ット線対の他方のビット線とに接続され、 前記第１のセンスアンプ回路の第２のセンスアンプは、
前記第１のビット線対の他方のビット線と前記第３のビ
ット線対の一方のビット線とに接続され、 前記第２のセンスアンプ回路の第１のセンスアンプは、
前記第２のビット線対の一方のビット線と前記第４のビ
ット線対の他方のビット線とに接続され、 前記第２のセンスアンプ回路の第２のセンスアンプは、
前記第２のビット線対の他方のビット線と前記第４のビ
ット線対の一方のビット線とに接続される請求項１記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16793992A JP3392433B2 (ja) | 1991-06-25 | 1992-06-25 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-153546 | 1991-06-25 | ||
| JP15354691 | 1991-06-25 | ||
| JP16793992A JP3392433B2 (ja) | 1991-06-25 | 1992-06-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189957A JPH05189957A (ja) | 1993-07-30 |
| JP3392433B2 true JP3392433B2 (ja) | 2003-03-31 |
Family
ID=26482136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16793992A Expired - Fee Related JP3392433B2 (ja) | 1991-06-25 | 1992-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3392433B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242223A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1992
- 1992-06-25 JP JP16793992A patent/JP3392433B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| １９８９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｖｅｎｃｅ，Ｄｉｑｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐｏｐｅｒｓ．Ｖｏｌ．３２，ｐ．２４４−２４５，"Ａ ６０ｎｓ ３．３Ｖ １６Ｍｂ ＤＲＡＭ" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189957A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |
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