JP3392433B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【0001】
【産業上の利用分野】本発明は、MOS半導体メモリで
あるスタテックRAMやダイナミックRAM等の半導体
記憶装置、特にそのメモリマトリクス構成に関するもの
である。
あるスタテックRAMやダイナミックRAM等の半導体
記憶装置、特にそのメモリマトリクス構成に関するもの
である。
【0002】
【従来の技術】従来、この種の半導体記憶装置として
は、例えば次のような文献に記載されるものがあった。
以下、その構成を図を用いて説明する。
は、例えば次のような文献に記載されるものがあった。
以下、その構成を図を用いて説明する。
【0003】1989−アイイーイーイー−インタナシ
ョナル−ソリッド−ステイト サーキッツ コンフォレ
ンス ダイジェスト オブ テクニカル ペーパーズ
(1989-IEEE-INTERNATIONAL-SOLID-STATE CIRCUITS CON
FERENCE DIGEST OF TECHNICALPAPERS)、32(198
9)“ア 60ns 3.3V 16Mb ダイナミッ
クラム(A 60ns 3.3V 16Mb DRA
M)”P.244−245図2は、MOS半導体メモリ
の一つである従来のダイナミックRAMのメモリマトリ
クス構成を示す図である。
ョナル−ソリッド−ステイト サーキッツ コンフォレ
ンス ダイジェスト オブ テクニカル ペーパーズ
(1989-IEEE-INTERNATIONAL-SOLID-STATE CIRCUITS CON
FERENCE DIGEST OF TECHNICALPAPERS)、32(198
9)“ア 60ns 3.3V 16Mb ダイナミッ
クラム(A 60ns 3.3V 16Mb DRA
M)”P.244−245図2は、MOS半導体メモリ
の一つである従来のダイナミックRAMのメモリマトリ
クス構成を示す図である。
【0004】このメモリマトリクス構成は、データを格
納するメモリマトリクス部10と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部20
とで、構成されている。
納するメモリマトリクス部10と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部20
とで、構成されている。
【0005】メモリマトリクス部10は、ワード線WL
0,WL1,…と、データ格納用のメモリセル110b,
111a,112a,113b,114a,115b,116b,1
17a,…と、ビット線対BL0b ・BL0a ,BL1a
・BL1b ,BL2a ・BL2b ,BL3b ・BL
3a ,…とを、備えている。ここで、110b,111a,
…,BL0b ・BL0a ,…等における添字aは正相、
bは逆相をそれぞれ表す。以下同様に、正相のときには
添字aを、逆相のときには添字bを付す。
0,WL1,…と、データ格納用のメモリセル110b,
111a,112a,113b,114a,115b,116b,1
17a,…と、ビット線対BL0b ・BL0a ,BL1a
・BL1b ,BL2a ・BL2b ,BL3b ・BL
3a ,…とを、備えている。ここで、110b,111a,
…,BL0b ・BL0a ,…等における添字aは正相、
bは逆相をそれぞれ表す。以下同様に、正相のときには
添字aを、逆相のときには添字bを付す。
【0006】ワード線WL0,WL1,…とビット線対
BL0b ・BL0a ,BL1a ・BL1b ,BL2a ・
BL2b ,BL3b ・BL3a ,…とは直交し、該ワー
ド線WL0,WL1,…とビット線対BL0b ・BL0
a ,BL1a ・BL1b ,BL2a ・BL2b ,BL3
b ・BL3a ,…の一方との交点に、メモリセル1
10b,111a,112a,113b,114a,115b,11
6b,117a,…がそれぞれ接続されている。
BL0b ・BL0a ,BL1a ・BL1b ,BL2a ・
BL2b ,BL3b ・BL3a ,…とは直交し、該ワー
ド線WL0,WL1,…とビット線対BL0b ・BL0
a ,BL1a ・BL1b ,BL2a ・BL2b ,BL3
b ・BL3a ,…の一方との交点に、メモリセル1
10b,111a,112a,113b,114a,115b,11
6b,117a,…がそれぞれ接続されている。
【0007】センス・データマルチプレクス部20は、
メモリセル情報の検知及び増幅を行うセンスアンプ21
0 ,211 ,212 ,213 ,…と、ビット線対スイッ
チ用トランジスタ220b,220a,221a,221b,2
22a,222b,223b,223a,…と、スイッチ手段で
あるデータバススイッチ用トランジスタ230b,2
30a,231a,231b,232a,232b,233b,23
3a,…とを備えている。
メモリセル情報の検知及び増幅を行うセンスアンプ21
0 ,211 ,212 ,213 ,…と、ビット線対スイッ
チ用トランジスタ220b,220a,221a,221b,2
22a,222b,223b,223a,…と、スイッチ手段で
あるデータバススイッチ用トランジスタ230b,2
30a,231a,231b,232a,232b,233b,23
3a,…とを備えている。
【0008】センスアンプ210 ,211 ,212 ,2
13 ,…は、センスノードT0b ,T0a ,T1a ,T
1b ,T2a ,T2b ,T3b ,T3a ,…を有し、そ
の各々は、トランジスタ220b,220a,221a,22
1b,222a,222b,223b,223a,…のソース(ま
たはドレイン)とし、そのドレイン(またはソース)と
してビット線BL0b ,BL0a ,BL1a ,BL
1b ,BL2a ,BL2b ,BL3b ,BL3a ,…、
さらにそのゲートとして共通信号PRに接続されてい
る。
13 ,…は、センスノードT0b ,T0a ,T1a ,T
1b ,T2a ,T2b ,T3b ,T3a ,…を有し、そ
の各々は、トランジスタ220b,220a,221a,22
1b,222a,222b,223b,223a,…のソース(ま
たはドレイン)とし、そのドレイン(またはソース)と
してビット線BL0b ,BL0a ,BL1a ,BL
1b ,BL2a ,BL2b ,BL3b ,BL3a ,…、
さらにそのゲートとして共通信号PRに接続されてい
る。
【0009】また、センスノードT0b ,T0a ,T1
a ,T1b ,T2a ,T2b ,T3b ,T3a ,…は、
トランジスタ230b,230a,231a,231b,2
32a,232b,233b,233a,…のソース(またはド
レイン)とし、そのドレイン(またはソース)として複
数対のデータバス線からなるデータバスMBOa ,MB
Ob ,…、さらにそのゲートとして選択信号P0,P
1,P2,P3,…に接続されている。
a ,T1b ,T2a ,T2b ,T3b ,T3a ,…は、
トランジスタ230b,230a,231a,231b,2
32a,232b,233b,233a,…のソース(またはド
レイン)とし、そのドレイン(またはソース)として複
数対のデータバス線からなるデータバスMBOa ,MB
Ob ,…、さらにそのゲートとして選択信号P0,P
1,P2,P3,…に接続されている。
【0010】この種のメモリマトリクス構成を動作させ
るには、まず、図示しないロウデコーダによってワード
線WL0,WL1,…のうちの1本、例えばWL0を選
択し、メモリセル110b,111a,112a,113b,…
の情報をビット線BL0b ,BL1a ,BL2a ,BL
3b ,…へ伝達する。共通信号PRがオン状態の時、ビ
ット線BL0b ,BL1a ,BL2a ,BL3b ,…の
情報は、トランジスタ220b,221a,222a,2
23b,…を介してセンスノードT0b ,T1a ,T
2a ,T3b ,…へ伝えられる。
るには、まず、図示しないロウデコーダによってワード
線WL0,WL1,…のうちの1本、例えばWL0を選
択し、メモリセル110b,111a,112a,113b,…
の情報をビット線BL0b ,BL1a ,BL2a ,BL
3b ,…へ伝達する。共通信号PRがオン状態の時、ビ
ット線BL0b ,BL1a ,BL2a ,BL3b ,…の
情報は、トランジスタ220b,221a,222a,2
23b,…を介してセンスノードT0b ,T1a ,T
2a ,T3b ,…へ伝えられる。
【0011】センスノードT0b ,T1a ,T2a ,T
3b ,…では、センスアンプ210 ,211 ,212 ,
213 ,…により、該センスノード上のデータが増幅さ
れ、ビット線BL0b ,BL1a ,BL2a ,BL
3b ,…に書き戻される。
3b ,…では、センスアンプ210 ,211 ,212 ,
213 ,…により、該センスノード上のデータが増幅さ
れ、ビット線BL0b ,BL1a ,BL2a ,BL
3b ,…に書き戻される。
【0012】次に、選択信号P0,P1,P2,P3,
…のうちの1本が選択され、センスノードT0a ,T1
a ,T2a ,T3b ,…のうちの1つの情報がデータバ
スMBOa ,MBOb ,…へ転送される。データバスM
BOa ,MBOb ,…は、図示しないコラムデコーダに
より、その1対が選択され、メモリ出力となる。
…のうちの1本が選択され、センスノードT0a ,T1
a ,T2a ,T3b ,…のうちの1つの情報がデータバ
スMBOa ,MBOb ,…へ転送される。データバスM
BOa ,MBOb ,…は、図示しないコラムデコーダに
より、その1対が選択され、メモリ出力となる。
【0013】
【発明が解決しようとする課題】しかしながら、従来の
ダイナミックRAMにおけるメモリマトリクス構成で
は、次のような課題があった。
ダイナミックRAMにおけるメモリマトリクス構成で
は、次のような課題があった。
【0014】(1)図2に示すように、センスアンプ
(例えば、210 ,212 )は、4ビット線毎に1個の
配置となっている。これは、1ビット線ペアピッチに1
センスアンプが収容できないために行っているものであ
るが、該センスアンプのレイアウト上、ビット線ペアを
拡げる必要がある。そのため、余分な面積が必要とな
り、チップサイズの増大を招いていた。
(例えば、210 ,212 )は、4ビット線毎に1個の
配置となっている。これは、1ビット線ペアピッチに1
センスアンプが収容できないために行っているものであ
るが、該センスアンプのレイアウト上、ビット線ペアを
拡げる必要がある。そのため、余分な面積が必要とな
り、チップサイズの増大を招いていた。
【0015】(2)データバス(MBOa ,MBOb ,
…)とトランジスタ(例えば、230b,230a,2
32a,232b)を介してセンスノード(T0b ,T
0a ,T2a ,T2b )とを接続するため、図2では長
い配線L02b ,L02a が必要となり、高集積化を妨
げ、チップサイズの増大と動作速度の低下を招いてい
た。
…)とトランジスタ(例えば、230b,230a,2
32a,232b)を介してセンスノード(T0b ,T
0a ,T2a ,T2b )とを接続するため、図2では長
い配線L02b ,L02a が必要となり、高集積化を妨
げ、チップサイズの増大と動作速度の低下を招いてい
た。
【0016】このように、従来のメモリマトリクス構成
では、チップサイズの縮小と動作速度の高速化という点
において技術的に充分満足のゆくものが得られなかっ
た。
では、チップサイズの縮小と動作速度の高速化という点
において技術的に充分満足のゆくものが得られなかっ
た。
【0017】本発明は、前記従来技術が持っていた課題
として、チップサイズの縮小及び動作速度の高速化が困
難であるという点について解決した半導体記憶装置のメ
モリマトリクス構成を提供するものである。
として、チップサイズの縮小及び動作速度の高速化が困
難であるという点について解決した半導体記憶装置のメ
モリマトリクス構成を提供するものである。
【0018】
【課題を解決するための手段】本発明は前記課題を解決
するために、複数のメモリセルを有するメモリマトリク
ス部と、このメモリマトリクス部の第1の方向に関して
両端に位置し、前記第1の方向に並んで配置される第1
及び第2のセンスアンプをそれぞれ含む第1及び第2の
センスアンプ部と、前記第1の方向に延在し、前記メモ
リマトリクス部において前記複数のメモリセルと接続さ
れるビット線の対からなる第1ないし第4のビット線対
であって、前記第1の方向と直交する第2の方向に順次
配列され、前記第1及び第3のビット線対は前記メモリ
マトリクス部から前記第1のセンスアンプ部に延在し、
前記第2及び第4のビット線対は前記メモリマトリクス
部から前記第2のセンスアンプ部に延在する第1ないし
第4ビット線対と、前記第1のセンスアンプ部から前記
メモリマトリクス部を経て前記第2のセンスアンプ部に
延在し、前記ビット線対の間に位置するデータ線の対を
有するデータバスと、前記第1のセンスアンプ部内で、
かつ前記データ線対の間に位置し、前記第1及び第2の
センスアンプが、連続するビット線間の接続とならない
ように前記第1及び第3のビット線対に接続される第1
のセンスアンプ回路と、前記第2のセンスアンプ部内
で、かつ前記データ線対の間に位置し、前記第1及び第
2のセンスアンプが、連続するビット線間の接続となら
ないように前記第2及び第4のビット線対に接続される
第2のセンスアンプ回路とを構成単位として有するもの
である。
するために、複数のメモリセルを有するメモリマトリク
ス部と、このメモリマトリクス部の第1の方向に関して
両端に位置し、前記第1の方向に並んで配置される第1
及び第2のセンスアンプをそれぞれ含む第1及び第2の
センスアンプ部と、前記第1の方向に延在し、前記メモ
リマトリクス部において前記複数のメモリセルと接続さ
れるビット線の対からなる第1ないし第4のビット線対
であって、前記第1の方向と直交する第2の方向に順次
配列され、前記第1及び第3のビット線対は前記メモリ
マトリクス部から前記第1のセンスアンプ部に延在し、
前記第2及び第4のビット線対は前記メモリマトリクス
部から前記第2のセンスアンプ部に延在する第1ないし
第4ビット線対と、前記第1のセンスアンプ部から前記
メモリマトリクス部を経て前記第2のセンスアンプ部に
延在し、前記ビット線対の間に位置するデータ線の対を
有するデータバスと、前記第1のセンスアンプ部内で、
かつ前記データ線対の間に位置し、前記第1及び第2の
センスアンプが、連続するビット線間の接続とならない
ように前記第1及び第3のビット線対に接続される第1
のセンスアンプ回路と、前記第2のセンスアンプ部内
で、かつ前記データ線対の間に位置し、前記第1及び第
2のセンスアンプが、連続するビット線間の接続となら
ないように前記第2及び第4のビット線対に接続される
第2のセンスアンプ回路とを構成単位として有するもの
である。
【0019】
【0020】
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、センスアンプ回路に接続されるビット
線対が従来のような連続するビット線対ではなく、第1
のビット線対と第3のビット線対、第2のビット線対と
第4のビット線対という構成となる。これにより、接続
されるビット線対となるビット線のペアの組み合わせが
広くなり、センスアンプピッチの拡大化が図れる。さら
に、センスアンプとデータ転送線対との間の配線が短く
なる。従って、前記課題を解決できるのである。
を構成したので、センスアンプ回路に接続されるビット
線対が従来のような連続するビット線対ではなく、第1
のビット線対と第3のビット線対、第2のビット線対と
第4のビット線対という構成となる。これにより、接続
されるビット線対となるビット線のペアの組み合わせが
広くなり、センスアンプピッチの拡大化が図れる。さら
に、センスアンプとデータ転送線対との間の配線が短く
なる。従って、前記課題を解決できるのである。
【0021】
【実施例】図1は、本発明の実施例を示すダイナミック
RAMにおけるメモリマトリクス構成を示す図であり、
従来の図2中の要素と共通の要素には共通の符号が付さ
れている。
RAMにおけるメモリマトリクス構成を示す図であり、
従来の図2中の要素と共通の要素には共通の符号が付さ
れている。
【0022】このメモリマトリクス構成は、データを格
納するメモリマトリクス部30と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部40
とで、構成されている。第1のセンスアンプ部は、例え
ば第1の方向である図1の横方向でメモリマトリクス部
30の左側のセンス・データマルチプレクス部40が対
応し、第2のセンスアンプ部は例えばメモリマトリクス
部30の右側のセンス・データマルチプレクス部40が
対応する。
納するメモリマトリクス部30と、メモリセル情報の増
幅及び選択を行うセンス・データマルチプレクス部40
とで、構成されている。第1のセンスアンプ部は、例え
ば第1の方向である図1の横方向でメモリマトリクス部
30の左側のセンス・データマルチプレクス部40が対
応し、第2のセンスアンプ部は例えばメモリマトリクス
部30の右側のセンス・データマルチプレクス部40が
対応する。
【0023】メモリマトリクス部30は、ワード線WL
0,WL1,…と、MOSトランジスタからなるデータ
格納用のメモリセル310a,311a,312b,3
13b,314b,315b,316a,317a,…
と、第1のビット線対BL0a・BL2a,第2のビッ
ト線対BL1a・BL3a,第3のビット線対BL2b
・BL0b,第4のビット線対BL3b・BL1b,…
とを備えている。上記した第1ないし第4のビット線対
は第2の方向である図1の縦方向に順次配列されてい
る。
0,WL1,…と、MOSトランジスタからなるデータ
格納用のメモリセル310a,311a,312b,3
13b,314b,315b,316a,317a,…
と、第1のビット線対BL0a・BL2a,第2のビッ
ト線対BL1a・BL3a,第3のビット線対BL2b
・BL0b,第4のビット線対BL3b・BL1b,…
とを備えている。上記した第1ないし第4のビット線対
は第2の方向である図1の縦方向に順次配列されてい
る。
【0024】ワード線WL0,WL1,…とビット線対
BL0 a ・BL2 a ,BL1 a ・BL3 a ,BL2 b ・
BL0 b ,BL3 b ・BL1 b ,…とは交差し、該ワー
ド線WL0,WL1,…とビット線対BL0 a ・BL2
a ,BL1 a ・BL3 a ,BL2 b ・BL0 b ,BL3
b ・BL1 b ,…の一方との交点に、メモリセル31
0a,311a,312b,313b,314b,31
5b,316a,317a,…がそれぞれ接続されてい
る。
BL0 a ・BL2 a ,BL1 a ・BL3 a ,BL2 b ・
BL0 b ,BL3 b ・BL1 b ,…とは交差し、該ワー
ド線WL0,WL1,…とビット線対BL0 a ・BL2
a ,BL1 a ・BL3 a ,BL2 b ・BL0 b ,BL3
b ・BL1 b ,…の一方との交点に、メモリセル31
0a,311a,312b,313b,314b,31
5b,316a,317a,…がそれぞれ接続されてい
る。
【0025】センス・データマルチプレクス部40は、
ビット線上のデータを検知及び増幅するMOSトランジ
スタからなるセンスアンプ410,411,412,4
13,…と、ビット線対スイッチ用のトランジスタ42
0a,422a,421a,423a,422b,42
0b,423b,421b,…と、スイッチ手段である
データバススイッチ用トランジスタ430a,4
30b,432a,432b,433a,433b,4
31a,431b,…とを備えている。第1のセンスア
ンプ回路は例えばセンスアンプ41 0 ,41 2 及びトラ
ンジスタ43 0a ,43 0b ,43 2a ,43 2b を含
む回路で構成され、第2のセンスアンプは例えばセンス
アンプ41 1 ,41 3 及びトランジスタ43 1a ,43
1b ,43 3a ,43 3b を含む回路で構成される。
ビット線上のデータを検知及び増幅するMOSトランジ
スタからなるセンスアンプ410,411,412,4
13,…と、ビット線対スイッチ用のトランジスタ42
0a,422a,421a,423a,422b,42
0b,423b,421b,…と、スイッチ手段である
データバススイッチ用トランジスタ430a,4
30b,432a,432b,433a,433b,4
31a,431b,…とを備えている。第1のセンスア
ンプ回路は例えばセンスアンプ41 0 ,41 2 及びトラ
ンジスタ43 0a ,43 0b ,43 2a ,43 2b を含
む回路で構成され、第2のセンスアンプは例えばセンス
アンプ41 1 ,41 3 及びトランジスタ43 1a ,43
1b ,43 3a ,43 3b を含む回路で構成される。
【0026】センスアンプ410 ,411 ,412 ,4
13 ,…は、センスノードT0a ,T0b ,T1a ,T
1b ,T2a ,T2b ,T3a ,T3b ,…を有し、そ
の各々は、トランジスタ420a,420b,421a,42
1b,422a,422b,423a,423b,…のソース(ま
たはドレイン)とし、そのドレイン(またはソース)と
してビット線BL0a ,BL0b ,BL1a ,BL
1b ,BL2a ,BL2b ,BL3a ,BL3b ,…、
さらにそのゲートとして共通信号PRに接続されてい
る。
13 ,…は、センスノードT0a ,T0b ,T1a ,T
1b ,T2a ,T2b ,T3a ,T3b ,…を有し、そ
の各々は、トランジスタ420a,420b,421a,42
1b,422a,422b,423a,423b,…のソース(ま
たはドレイン)とし、そのドレイン(またはソース)と
してビット線BL0a ,BL0b ,BL1a ,BL
1b ,BL2a ,BL2b ,BL3a ,BL3b ,…、
さらにそのゲートとして共通信号PRに接続されてい
る。
【0027】また、センスノードT0a ,T0b ,T1
a ,T1b ,T2a ,T2b ,T3a ,T3b ,…は、
トランジスタ430a,430b,431a,431b,4
32a,432b,433a,433b,…のソース(またはド
レイン)とし、そのドレイン(またはソース)として複
数対のデータバス線からなるデータバスMBOa ,MB
Ob ,…、さらにそのゲートとして選択信号P0,P
1,P2,P3,…に接続されている。
a ,T1b ,T2a ,T2b ,T3a ,T3b ,…は、
トランジスタ430a,430b,431a,431b,4
32a,432b,433a,433b,…のソース(またはド
レイン)とし、そのドレイン(またはソース)として複
数対のデータバス線からなるデータバスMBOa ,MB
Ob ,…、さらにそのゲートとして選択信号P0,P
1,P2,P3,…に接続されている。
【0028】このようなダイナミックRAMのメモリマ
トリクス構成を動作させるには、まず、図示しないロウ
デコーダによってワード線WL0,WL1,…のうちの
1本、例えばWL0を選択し、メモリセル310a,31
1a,312b,313b,…の情報をビット線BL0a ,B
L1a ,BL2b ,BL3b ,…へ伝達する。共通信号
PRがオン状態のとき、ビット線情報はトランジスタ4
20a,421a,422b,423b,…を介してセンスノー
ドT0a ,T1a ,T2b ,T3b ,…へ伝えられる。
トリクス構成を動作させるには、まず、図示しないロウ
デコーダによってワード線WL0,WL1,…のうちの
1本、例えばWL0を選択し、メモリセル310a,31
1a,312b,313b,…の情報をビット線BL0a ,B
L1a ,BL2b ,BL3b ,…へ伝達する。共通信号
PRがオン状態のとき、ビット線情報はトランジスタ4
20a,421a,422b,423b,…を介してセンスノー
ドT0a ,T1a ,T2b ,T3b ,…へ伝えられる。
【0029】センスノードT0a,T1a,T2b,T
3b,…では、センスアンプ410,411,412,
413,…により、該センスノード上のデータが増幅さ
れ、ビット線BL0a,BL1a,BL2b,BL
3b,…に書き戻される。次に、選択信号P0,P1,
P2,P3,…のうちの1本が選択され、センスノード
T0a,T1a,T2b,T3b,…のうちの1つの情
報がデータバスMBOa,MBOb,…へ転送される。
データバスMBOa,MBOb,…は、図示しないコラ
ムデコーダにより、その1対、例えば第1のデータ線M
BO a と第2のデータ線MBO b が選択され、メモリ出
力となる。
3b,…では、センスアンプ410,411,412,
413,…により、該センスノード上のデータが増幅さ
れ、ビット線BL0a,BL1a,BL2b,BL
3b,…に書き戻される。次に、選択信号P0,P1,
P2,P3,…のうちの1本が選択され、センスノード
T0a,T1a,T2b,T3b,…のうちの1つの情
報がデータバスMBOa,MBOb,…へ転送される。
データバスMBOa,MBOb,…は、図示しないコラ
ムデコーダにより、その1対、例えば第1のデータ線M
BO a と第2のデータ線MBO b が選択され、メモリ出
力となる。
【0030】つぎに図3及び図4を用いて、具体例を以
下説明する。
下説明する。
【0031】図3は、上述した図1の特に図中右側のセ
ンス・デ−タマルチプレクサ部に対応する回路図であ
り、また図4は、図3のセンス・デ−タマルチプレクサ
部に対応するパタ−ンレイアウト図であり、図3、図4
ともに図1に対応する箇所には共通の符号を付してい
る。なお、図3は、図4のパタ−ンレイアウト図により
対応させてあるものの、図1とは各構成要素間の接続関
係は変わっていない。図4においては、図示している通
り、図中右上がり斜線部はアクテイブ領域、右下がり斜
線部はメタル層、さらにドット領域部は例えばポリシリ
コン層であるものの、これに限らない。
ンス・デ−タマルチプレクサ部に対応する回路図であ
り、また図4は、図3のセンス・デ−タマルチプレクサ
部に対応するパタ−ンレイアウト図であり、図3、図4
ともに図1に対応する箇所には共通の符号を付してい
る。なお、図3は、図4のパタ−ンレイアウト図により
対応させてあるものの、図1とは各構成要素間の接続関
係は変わっていない。図4においては、図示している通
り、図中右上がり斜線部はアクテイブ領域、右下がり斜
線部はメタル層、さらにドット領域部は例えばポリシリ
コン層であるものの、これに限らない。
【0032】これらの図のように、センスアンプ4
1 1 、41 3 は、それぞれ1対のトランジスタ44、5
5及び46、47を備え、各対のトランジスタは、互い
に、ソース(またはドレイン)が各センスアンプ活性用
の信号線SA1,SA2に接続され、且つドレイン(ま
たはソース)が相対するゲートに接続されている。そし
て、各ゲート或いはゲートに接続されているドレイン
(またはソース)は、各ビット線BL1 a ,BL3 a ,
BL3 b ,BL1 b にビット線対スイッチ用トランジス
タ42 1a ,42 3a ,42 3b ,42 1b を介して接
続されるセンサ線S1a,S3a,S3b,S1bに接続されて
いる。
1 1 、41 3 は、それぞれ1対のトランジスタ44、5
5及び46、47を備え、各対のトランジスタは、互い
に、ソース(またはドレイン)が各センスアンプ活性用
の信号線SA1,SA2に接続され、且つドレイン(ま
たはソース)が相対するゲートに接続されている。そし
て、各ゲート或いはゲートに接続されているドレイン
(またはソース)は、各ビット線BL1 a ,BL3 a ,
BL3 b ,BL1 b にビット線対スイッチ用トランジス
タ42 1a ,42 3a ,42 3b ,42 1b を介して接
続されるセンサ線S1a,S3a,S3b,S1bに接続されて
いる。
【0033】ビット線BL1 a ,BL3 a にトランジス
タ42 1a 、42 3a を介して接続されるセンサ線S1
a,S3aと、ビット線BL3 b ,BL1 b にトランジス
タ423b,421bを介して接続されるセンサ線S3
b,S1bとは、互いに、ビット線の平行する方向に並ん
で配置されるセンスアンプ41 1 ,41 3 の中間位置で
交差されている。この交差により、センスアンプ4
1 1 ,41 3 はそれぞれセンサ線S1a,S3a,S3b,S
1bまでの配線が短くできると共に、互いに相似形状にバ
ターニング構成できる。
タ42 1a 、42 3a を介して接続されるセンサ線S1
a,S3aと、ビット線BL3 b ,BL1 b にトランジス
タ423b,421bを介して接続されるセンサ線S3
b,S1bとは、互いに、ビット線の平行する方向に並ん
で配置されるセンスアンプ41 1 ,41 3 の中間位置で
交差されている。この交差により、センスアンプ4
1 1 ,41 3 はそれぞれセンサ線S1a,S3a,S3b,S
1bまでの配線が短くできると共に、互いに相似形状にバ
ターニング構成できる。
【0034】センサ線S1a,S3a,S3b,S1bとデータ
バスMBO a ,MBO b とは、選択信号P1,P2によ
り動作制御されるデータバススイッチ用トランジスタ4
3 1a ,43 3a ,43 1b ,43 3b を介して接続さ
れている。このデータバススイッチ用トランジスタ43
1a ,43 3a ,43 1b ,43 3b は、データバスM
BO a ,MBO b のそれぞれに対し、各対で互いに接続
されたドレイン(またはソース)から接続されている。
バスMBO a ,MBO b とは、選択信号P1,P2によ
り動作制御されるデータバススイッチ用トランジスタ4
3 1a ,43 3a ,43 1b ,43 3b を介して接続さ
れている。このデータバススイッチ用トランジスタ43
1a ,43 3a ,43 1b ,43 3b は、データバスM
BO a ,MBO b のそれぞれに対し、各対で互いに接続
されたドレイン(またはソース)から接続されている。
【0035】本実施例では、次のような利点を有してい
る。
る。
【0036】センスノードT0a,T0b,T1a,T
1b,T2a,T2b,T3a,T3b,…のビット線
BL0a,BL0b,BL1a,BL1b,BL2a,
BL2b,BL3a,BL3b,…へのつなぎ込みを、
従来の連続するビット線間ではなく、1番目のビット線
BL0 a と6番目のビット線BL0 b 、2番目のビット
線BL2 a と5番目のビット線BL2 b 、3番目のビッ
ト線BL1 a と8番目のビット線BL1 b 、及び4番目
のビット線BL3 a と7番目のビット線BL3 b という
構成を1対としてつなぐ構成、つまりフォールディッド
型センスアンプ構成を採用している。そのため、接続さ
れるビット線対BL0 a ・BL2 a ,BL1 a ・BL3
a ,BL2 b ・BL0 b ,BL3 b ・BL1 b ,…とな
るビット線ペアの組合せを広くとりつつ、センスアンプ
ピッチを拡げることができる。従って、センスアンプピ
ッチ拡大のための余分な面積が不要となり、集積回路に
おけるチップサイズの縮小化が可能となる。
1b,T2a,T2b,T3a,T3b,…のビット線
BL0a,BL0b,BL1a,BL1b,BL2a,
BL2b,BL3a,BL3b,…へのつなぎ込みを、
従来の連続するビット線間ではなく、1番目のビット線
BL0 a と6番目のビット線BL0 b 、2番目のビット
線BL2 a と5番目のビット線BL2 b 、3番目のビッ
ト線BL1 a と8番目のビット線BL1 b 、及び4番目
のビット線BL3 a と7番目のビット線BL3 b という
構成を1対としてつなぐ構成、つまりフォールディッド
型センスアンプ構成を採用している。そのため、接続さ
れるビット線対BL0 a ・BL2 a ,BL1 a ・BL3
a ,BL2 b ・BL0 b ,BL3 b ・BL1 b ,…とな
るビット線ペアの組合せを広くとりつつ、センスアンプ
ピッチを拡げることができる。従って、センスアンプピ
ッチ拡大のための余分な面積が不要となり、集積回路に
おけるチップサイズの縮小化が可能となる。
【0037】さらに、センスノードT0a ,T0b ,T
1a ,T1b ,T2a ,T2b ,T3a ,T3b ,…か
らトランジスタ430a,430b,431a,431b,43
2a,432b,433a,433b,…を介してデータバスM
BOa ,MBOb ,…への配線が短くなるので、集積度
を向上でき、それによってアクセスの高速化が可能とな
る。
1a ,T1b ,T2a ,T2b ,T3a ,T3b ,…か
らトランジスタ430a,430b,431a,431b,43
2a,432b,433a,433b,…を介してデータバスM
BOa ,MBOb ,…への配線が短くなるので、集積度
を向上でき、それによってアクセスの高速化が可能とな
る。
【0038】加えて、センサ線S1a、S3aと、センサ線
S3b、S1bとは、互いに、ビット線の平行する方向に並
んで配置されるセンスアンプ41 1 ,41 3 の中間位置
で交差されているので、センスアンプ41 1 ,41 3 は
それぞれセンサ線S1a,S3a,S3b,S1bまでの配線が
短くできると共に、互いに相似形状にバターニング構成
できることにより、各センスアンプ41 0 ,41 1 ,4
1 2 ,41 3 から各データバスMBO a ,MBO b ,…
までの転送データに対する抵抗、容量成分を均等にで
き、より安定な動作を実現できる。
S3b、S1bとは、互いに、ビット線の平行する方向に並
んで配置されるセンスアンプ41 1 ,41 3 の中間位置
で交差されているので、センスアンプ41 1 ,41 3 は
それぞれセンサ線S1a,S3a,S3b,S1bまでの配線が
短くできると共に、互いに相似形状にバターニング構成
できることにより、各センスアンプ41 0 ,41 1 ,4
1 2 ,41 3 から各データバスMBO a ,MBO b ,…
までの転送データに対する抵抗、容量成分を均等にで
き、より安定な動作を実現できる。
【0039】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。
種々の変形が可能である。
【0040】例えば、トランジスタ420a,422a,4
21a,423a,422b,420b,423b,421b,…或
いは430a,430b,432a,432b,433a,4
33b,431a,431b,…を図示以外の箇所に設けた
り、或いは他の構成のスイッチ手段で構成してもよい。
また、上記実施例ではダイナミックRAMについて説明
したが、メモリセル310a,311a,312b,313b,
314b,315b,316a,317a,…等の回路構成を変
えることにより、スタテックRAM等といった各種の半
導体メモリに適用できる。
21a,423a,422b,420b,423b,421b,…或
いは430a,430b,432a,432b,433a,4
33b,431a,431b,…を図示以外の箇所に設けた
り、或いは他の構成のスイッチ手段で構成してもよい。
また、上記実施例ではダイナミックRAMについて説明
したが、メモリセル310a,311a,312b,313b,
314b,315b,316a,317a,…等の回路構成を変
えることにより、スタテックRAM等といった各種の半
導体メモリに適用できる。
【0041】
【発明の効果】以上詳細に説明したように、本発明によ
れば、センスアンプピッチを広くするため、接続される
ビット線対となるビット線ペアの組合せを広くとりつ
つ、フォールディッド型センスアンプ構成を採用したの
で、センスアンプを効率良く配置でき、それによってチ
ップサイズを縮小できる。さらに、センスアンプのセン
スノードからスイッチ手段を介してデータバスへの配線
が短くなるので、集積度を向上でき、それによって動作
速度の高速化が可能となる。従って、ダイナミックRA
M等の各種の半導体メモリに利用できる。
れば、センスアンプピッチを広くするため、接続される
ビット線対となるビット線ペアの組合せを広くとりつ
つ、フォールディッド型センスアンプ構成を採用したの
で、センスアンプを効率良く配置でき、それによってチ
ップサイズを縮小できる。さらに、センスアンプのセン
スノードからスイッチ手段を介してデータバスへの配線
が短くなるので、集積度を向上でき、それによって動作
速度の高速化が可能となる。従って、ダイナミックRA
M等の各種の半導体メモリに利用できる。
【図1】本発明の実施例におけるダイナミックRAMの
メモリマトリクス構成を示す図である。
メモリマトリクス構成を示す図である。
【図2】従来のダイナミックRAMにおけるメモリマト
リクス構成を示す図である。
リクス構成を示す図である。
【図3】本発明の実施例におけるセンス・デ−タマルチ
プレクサ部を示す回路図である。
プレクサ部を示す回路図である。
【図4】本発明の実施例におけるセンス・デ−タマルチ
プレクサ部を示すパタ−ンレイアウト図である。
プレクサ部を示すパタ−ンレイアウト図である。
30 メモリマトリクス部
310a,311a,312b,313b,314b,315b,3
16a,317a■■■■■■■■■■■■メモリセル 40 センス・データマルチプレクス
部 410 ,411 ,412 ,413 ■■■■■■■■■■
■■■■センスアンプ 420a,422a,421a,423a,422b,420b,4
23b,421b■■■■■■■■■■■■ビット線対スイ
ッチ用トランジスタ 430a,430b,432a,432b,433a,433b,4
31a,431b■■■■■■■■■■■■データバススイ
ッチ用トランジスタ BL0a・BL2a,BL1a・BL3a,BL2b・BL0b,B
L3b・B
16a,317a■■■■■■■■■■■■メモリセル 40 センス・データマルチプレクス
部 410 ,411 ,412 ,413 ■■■■■■■■■■
■■■■センスアンプ 420a,422a,421a,423a,422b,420b,4
23b,421b■■■■■■■■■■■■ビット線対スイ
ッチ用トランジスタ 430a,430b,432a,432b,433a,433b,4
31a,431b■■■■■■■■■■■■データバススイ
ッチ用トランジスタ BL0a・BL2a,BL1a・BL3a,BL2b・BL0b,B
L3b・B
フロントページの続き
(56)参考文献 特開 昭56−130888(JP,A)
1989 International
Solid−State Circui
ts Confevence,Diqe
st of Technical Po
pers.Vol.32,p.244−
245,”A 60ns 3.3V 16Mb
DRAM"
(58)調査した分野(Int.Cl.7,DB名)
G11C 11/34
Claims (3)
- 【請求項1】 複数のメモリセルを有するメモリマトリ
クス部と、 このメモリマトリクス部の第1の方向に関して両端に位
置し、前記第1の方向に並んで配置される第1及び第2
のセンスアンプをそれぞれ含む第1及び第2のセンスア
ンプ部と、 前記第1の方向に延在し、前記メモリマトリクス部にお
いて前記複数のメモリセルと接続されるビット線の対か
らなる第1ないし第4のビット線対であって、前記第1
の方向と直交する第2の方向に順次配列され、前記第1
及び第3のビット線対は前記メモリマトリクス部から前
記第1のセンスアンプ部に延在し、前記第2及び第4の
ビット線対は前記メモリマトリクス部から前記第2のセ
ンスアンプ部に延在する第1ないし第4ビット線対と、 前記第1のセンスアンプ部から前記メモリマトリクス部
を経て前記第2のセンスアンプ部に延在し、前記ビット
線対の間に位置するデータ線の対を有するデータバス
と、 前記第1のセンスアンプ部内で、かつ前記データ線対の
間に位置し、前記第1及び第2のセンスアンプが、連続
するビット線間の接続とならないように前記第1及び第
3のビット線対に接続される第1のセンスアンプ回路
と、 前記第2のセンスアンプ部内で、かつ前記データ線対の
間に位置し、前記第1及び第2のセンスアンプが、連続
するビット線間の接続とならないように前記第2及び第
4のビット線対に接続される第2のセンスアンプ回路と
を構成単位として有することを特徴とする半導体記憶装
置。 - 【請求項2】 前記データ線対は、前記第1のセンスア
ンプ部から前記メモリマトリクスにかけては前記第1と
第2のビット線対の間に位置し、前記メモリマトリクス
内で前記第2のビット線対をまたぎ、前記メモリマトリ
クスから前記第2のセンスアンプ部にかけては前記第2
と第3のビット線対の間に位置する第1のデータ線と、 前記第1のセンスアンプ部から前記メモリマトリクスに
かけては前記第2と第3のビット線対の間に位置し、前
記メモリマトリクス内で前記第3のビット線対をまた
ぎ、前記メモリマトリクスから前記第2のセンスアンプ
部にかけては前記第3と第4のビット線対の間に位置す
る第2のデータ線とから構成される請求項1記載の半導
体記憶装置。 - 【請求項3】 前記第1ないし第4のビット線対は、そ
れぞれの一方と他方のビット線が交互に配置され、 前 記第1のセンスアンプ回路の第1のセンスアンプは、
前記第1のビット線対の一方のビット線と前記第3のビ
ット線対の他方のビット線とに接続され、 前記第1のセンスアンプ回路の第2のセンスアンプは、
前記第1のビット線対の他方のビット線と前記第3のビ
ット線対の一方のビット線とに接続され、 前記第2のセンスアンプ回路の第1のセンスアンプは、
前記第2のビット線対の一方のビット線と前記第4のビ
ット線対の他方のビット線とに接続され、 前記第2のセンスアンプ回路の第2のセンスアンプは、
前記第2のビット線対の他方のビット線と前記第4のビ
ット線対の一方のビット線とに接続される請求項1記載
の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16793992A JP3392433B2 (ja) | 1991-06-25 | 1992-06-25 | 半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-153546 | 1991-06-25 | ||
JP15354691 | 1991-06-25 | ||
JP16793992A JP3392433B2 (ja) | 1991-06-25 | 1992-06-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05189957A JPH05189957A (ja) | 1993-07-30 |
JP3392433B2 true JP3392433B2 (ja) | 2003-03-31 |
Family
ID=26482136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16793992A Expired - Fee Related JP3392433B2 (ja) | 1991-06-25 | 1992-06-25 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3392433B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007242223A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1992
- 1992-06-25 JP JP16793992A patent/JP3392433B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
1989 International Solid−State Circuits Confevence,Diqest of Technical Popers.Vol.32,p.244−245,"A 60ns 3.3V 16Mb DRAM" |
Also Published As
Publication number | Publication date |
---|---|
JPH05189957A (ja) | 1993-07-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |
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