JP3480500B2 - 半導体素子形成方法 - Google Patents
半導体素子形成方法Info
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- JP3480500B2 JP3480500B2 JP02365891A JP2365891A JP3480500B2 JP 3480500 B2 JP3480500 B2 JP 3480500B2 JP 02365891 A JP02365891 A JP 02365891A JP 2365891 A JP2365891 A JP 2365891A JP 3480500 B2 JP3480500 B2 JP 3480500B2
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- Japan
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- carrier concentration
- forming
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- gate
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Description
【０００１】
【産業上の利用分野】この発明は、半導体素子形成方法
に関し、より詳しくは、絶縁ゲート型電界効果トランジ
スタの形成方法に関する。
に関し、より詳しくは、絶縁ゲート型電界効果トランジ
スタの形成方法に関する。
【０００２】
【従来の技術】現在普及している半導体集積回路の中で
もちいられている絶縁ゲート型電界効果トランジスタで
は、素子の微細化に伴いチャネルの方向の電界が急峻に
なりこれにより発生するホットキャリアによる素子特性
の劣化が問題となる。この劣化の問題を改善することを
目的として、チャネル領域と高電圧がかかるドレイン領
域の境界近傍の電界集中を緩和するために、図３に示す
ように、高キャリア濃度ソース・ドレイン領域１３とゲ
ート電極９の下のチャネル領域の間に低キャリア濃度領
域１０を設けたライトリードープドドレイン（ＬＤＤ）
構造や、図４に示したように、斜め注入により、ゲート
電極１６の下にこれとオーバーラップさせてＬＤＤと同
様の電界緩和の為の低キャリア濃度領域１７を設けたゲ
ートオーバーラップ構造を用いている。従来、上記ＬＤ
Ｄ構造は、図５（ａ）〜（ｃ）に示したようにまず低濃
度注入を行って低キャリア濃度領域１０を形成し、次に
絶縁膜１１を堆積しエッチバックを行ってゲート電極９
にサイドウォール１２を形成し、これをマスクとして用
いて高濃度注入を行って高キャリア濃度ソース・ドレイ
ン領域１３を形成することにより、ゲート電極９下のチ
ャネル領域と高キャリア濃度ソース・ドレイン領域１３
の間に低キャリア濃度領域１０を形成する方法で形成さ
れている。また斜め注入を用いたゲートオーバーラップ
構造は、図６（ａ）〜（ｃ）に示したように斜め注入に
よりゲート電極下にこれとオーバーラップさせて低キャ
リア濃度領域１７を形成し、絶縁膜１８を堆積しエッチ
バックを行ってゲート電極１６にサイドウォール１９を
形成し、これをマスクとして用いて高濃度注入を行って
高キャリア濃度ソース・ドレイン領域２０を形成するこ
とによりゲート電極１６下にこれとオーバーラップさせ
て低キャリア濃度領域１７を形成する方法で形成されて
いる。ゲートオーバーラップ構造ではサイドウォール１
９を形成する事なく高濃度注入を行う方法も提案されて
いるが。高濃度注入によるダメージによってリーク電流
の増大が見られ、サイドウォールがあったほうがよいと
されている。
もちいられている絶縁ゲート型電界効果トランジスタで
は、素子の微細化に伴いチャネルの方向の電界が急峻に
なりこれにより発生するホットキャリアによる素子特性
の劣化が問題となる。この劣化の問題を改善することを
目的として、チャネル領域と高電圧がかかるドレイン領
域の境界近傍の電界集中を緩和するために、図３に示す
ように、高キャリア濃度ソース・ドレイン領域１３とゲ
ート電極９の下のチャネル領域の間に低キャリア濃度領
域１０を設けたライトリードープドドレイン（ＬＤＤ）
構造や、図４に示したように、斜め注入により、ゲート
電極１６の下にこれとオーバーラップさせてＬＤＤと同
様の電界緩和の為の低キャリア濃度領域１７を設けたゲ
ートオーバーラップ構造を用いている。従来、上記ＬＤ
Ｄ構造は、図５（ａ）〜（ｃ）に示したようにまず低濃
度注入を行って低キャリア濃度領域１０を形成し、次に
絶縁膜１１を堆積しエッチバックを行ってゲート電極９
にサイドウォール１２を形成し、これをマスクとして用
いて高濃度注入を行って高キャリア濃度ソース・ドレイ
ン領域１３を形成することにより、ゲート電極９下のチ
ャネル領域と高キャリア濃度ソース・ドレイン領域１３
の間に低キャリア濃度領域１０を形成する方法で形成さ
れている。また斜め注入を用いたゲートオーバーラップ
構造は、図６（ａ）〜（ｃ）に示したように斜め注入に
よりゲート電極下にこれとオーバーラップさせて低キャ
リア濃度領域１７を形成し、絶縁膜１８を堆積しエッチ
バックを行ってゲート電極１６にサイドウォール１９を
形成し、これをマスクとして用いて高濃度注入を行って
高キャリア濃度ソース・ドレイン領域２０を形成するこ
とによりゲート電極１６下にこれとオーバーラップさせ
て低キャリア濃度領域１７を形成する方法で形成されて
いる。ゲートオーバーラップ構造ではサイドウォール１
９を形成する事なく高濃度注入を行う方法も提案されて
いるが。高濃度注入によるダメージによってリーク電流
の増大が見られ、サイドウォールがあったほうがよいと
されている。
【０００３】
【発明が解決しようとする課題】ところで、上記ＬＤＤ
構造及び斜め注入を用いたゲートオーバーラップＬＤＤ
の構造形成方法では通常構造の絶縁ゲート型電界効果ト
ランジスタに比べて絶縁膜堆積、エッチバック、低濃度
注入の工程が増加する。特にエッチバックの際のドライ
エッチングによる活性層の損傷や、サイドウォール形状
不良による応力の発生に起因する欠陥の発生等が問題と
なる。
構造及び斜め注入を用いたゲートオーバーラップＬＤＤ
の構造形成方法では通常構造の絶縁ゲート型電界効果ト
ランジスタに比べて絶縁膜堆積、エッチバック、低濃度
注入の工程が増加する。特にエッチバックの際のドライ
エッチングによる活性層の損傷や、サイドウォール形状
不良による応力の発生に起因する欠陥の発生等が問題と
なる。
【０００４】本発明の目的は上記の工程を簡略化し、か
つサイドウォール形成に起因する問題点のない電界緩和
の為のキャリア濃度領域を有する絶縁ゲート型電界効果
トランジスタ形成法を提供することにある。
つサイドウォール形成に起因する問題点のない電界緩和
の為のキャリア濃度領域を有する絶縁ゲート型電界効果
トランジスタ形成法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は高キャリア濃度ソース・ドレイン領域に隣
接して電界を緩和するための低キャリア濃度領域を有す
る構造の半導体素子の形成方法であって、シリコン基板
上に、ゲート絶縁膜とゲート電極を順に形成する工程
と、前記ゲート電極をマスクとしてゲート電極下のチャ
ネルと逆導電型のＰ＋イオンの注入を行い、チャネルに
隣接して低キャリア濃度領域を形成する工程と、前記ゲ
ート電極及びゲート絶縁膜上にゲート側壁の厚さがｔと
なるようにＣＶＤ法で絶縁膜を堆積する工程と、前記ゲ
ート電極及びＣＶＤ法で形成した絶縁膜をマスクとし
て、イオン飛程が前記ＣＶＤ法で形成した絶縁膜の厚さ
ｔとなる注入エネルギーでＡｓ＋イオンを注入し、次い
で熱処理を施すことにより高キャリア濃度ソース・ドレ
イン領域を形成する工程を順次行い、前記ＣＶＤ法で形
成した絶縁膜の厚さｔが、高キャリア濃度ソース・ドレ
イン領域の、イオン注入工程時の横方向の散乱距離ΔＲ
ｔを含むイオン注入工程後の横方向への拡散距離Ｄより
も大きいことを特徴とする半導体素子形成方法を提供す
るものである。
に、本発明は高キャリア濃度ソース・ドレイン領域に隣
接して電界を緩和するための低キャリア濃度領域を有す
る構造の半導体素子の形成方法であって、シリコン基板
上に、ゲート絶縁膜とゲート電極を順に形成する工程
と、前記ゲート電極をマスクとしてゲート電極下のチャ
ネルと逆導電型のＰ＋イオンの注入を行い、チャネルに
隣接して低キャリア濃度領域を形成する工程と、前記ゲ
ート電極及びゲート絶縁膜上にゲート側壁の厚さがｔと
なるようにＣＶＤ法で絶縁膜を堆積する工程と、前記ゲ
ート電極及びＣＶＤ法で形成した絶縁膜をマスクとし
て、イオン飛程が前記ＣＶＤ法で形成した絶縁膜の厚さ
ｔとなる注入エネルギーでＡｓ＋イオンを注入し、次い
で熱処理を施すことにより高キャリア濃度ソース・ドレ
イン領域を形成する工程を順次行い、前記ＣＶＤ法で形
成した絶縁膜の厚さｔが、高キャリア濃度ソース・ドレ
イン領域の、イオン注入工程時の横方向の散乱距離ΔＲ
ｔを含むイオン注入工程後の横方向への拡散距離Ｄより
も大きいことを特徴とする半導体素子形成方法を提供す
るものである。
【０００６】この発明によれば、低キャリア濃度領域を
形成するためのイオン注入を行った後、絶縁膜薄膜を堆
積し、従来法のようなエッチバックを行う事なく高キャ
リア濃度領域を形成する為のイオン注入を行う。ゲート
電極膜厚、上記絶縁膜厚、高濃度注入エネルギー及びド
ーズ量を適当な値に調節することにより、エッチバック
によるサイドウォール形成なしで電界緩和の低キャリア
濃度領域を有する電界効果トランジスタを形成すること
ができる。なお、この発明の方法は、ＮＭＯＳ（Ｎチャ
ネルＭＯＳ）トランジスタだけでなく、ＰＭＯＳ（Ｐチ
ャネルＭＯＳ）トランジスタにも適用できる。
形成するためのイオン注入を行った後、絶縁膜薄膜を堆
積し、従来法のようなエッチバックを行う事なく高キャ
リア濃度領域を形成する為のイオン注入を行う。ゲート
電極膜厚、上記絶縁膜厚、高濃度注入エネルギー及びド
ーズ量を適当な値に調節することにより、エッチバック
によるサイドウォール形成なしで電界緩和の低キャリア
濃度領域を有する電界効果トランジスタを形成すること
ができる。なお、この発明の方法は、ＮＭＯＳ（Ｎチャ
ネルＭＯＳ）トランジスタだけでなく、ＰＭＯＳ（Ｐチ
ャネルＭＯＳ）トランジスタにも適用できる。
【０００７】
【作用】本発明により電界緩和の為の低キャリア濃度領
域を有する電界効果トランジスタ形成工程が従来法に比
べて簡略化される。また本発明の形成方法では従来法の
ようなサイドウォール形成工程に起因する問題点の発生
がなく、工程の再現性及び均一性に優れている。
域を有する電界効果トランジスタ形成工程が従来法に比
べて簡略化される。また本発明の形成方法では従来法の
ようなサイドウォール形成工程に起因する問題点の発生
がなく、工程の再現性及び均一性に優れている。
【０００８】
【実施例】以下、本発明を図示の実施例により詳細に説
明する。なお、これによってこの発明は限定されるもの
ではない。
明する。なお、これによってこの発明は限定されるもの
ではない。
【０００９】実施例１
図１は本発明の一実施例としてのＬＤＤ構造絶縁ゲート
型電界効果トランジスタの形成方法を示した図である。
以下、図１に従って本実施例のＬＤＤ構造形成法を説明
する。
型電界効果トランジスタの形成方法を示した図である。
以下、図１に従って本実施例のＬＤＤ構造形成法を説明
する。
【００１０】まず、図１（ａ）に示すように、通常の工
程によりシリコン基板１上にゲート絶縁膜２及びＮ+Ｐ
ｏｌｙ−Ｓｉゲート電極３を形成した後、上記ゲート電
極３をマスクとしてイオン注入により31Ｐ+を４０keV〜
５０keVの注入エネルギーでドーズ量１〜５×１０13／c
m2注入してゲート電極３近傍にＮ-領域４を形成する。
この際イオン注入前に、注入保護膜あるいはゲート電極
３とＮ-領域のオフセット膜として、熱酸化あるいはＣ
ＶＤ法により薄い絶縁膜を形成しても良い。イオン注入
方法は基板固定注入でも、ドーズ量を等分割し一等分量
注入ごとに基板を３６０度の上記等分割量回転するステ
ップ注入でも良い。加速エネルギーは上記絶縁膜の膜厚
よりイオン飛程が十分おおきければ上記の値に限らな
い。ドーズ量は高キャリア濃度領域を形成する為のイオ
ン注入のドーズ量より十分小さければ上記の値に限らな
い。イオン種は75Ａｓ+、 122 Ｓｂ + でも良い。次に図１
（ｂ）に示すように減圧ＣＶＤ法等により絶縁膜５を50
0〜1000Å厚で堆積した後、ゲート電極３及び絶縁膜５
をマスクとしたイオン注入により75Ａｓ+を注入エネル
ギー８０keV〜１８０keVでドーズ量３〜５×１０15／cm
2注入しＮ+ ソース・ドレイン領域６を形成する。絶縁
膜５はＳｉＯ2膜でもＳｉＮ膜でもあるいは他の絶縁膜
でも良い。（絶縁膜５はＮ+注入時にＮ+領域をゲートエ
ッジからオフセットしＮ-領域と分離する為のものであ
り、ゲート側壁の膜厚ｔがオフセット量に対応する。こ
の膜厚ｔはイオン注入の後の工程でのＮ+領域の横方向
拡散距離Ｄ（イオン注入時の横方向散乱距離ΔＲｔも含
むものとする）より大きく設定されており、Ｎ+領域が
ゲート電極とオーバーラップしないようになっている。
Ｎ+領域がゲート電極とオーバーラップした場合にはゲ
ート電極に対してＮ+領域が正にバイアスされるときに
Ｎ領域表面の空乏層でバンド間トンネル電流が発生する
ことが知られている。これはトランジスタのリーク電流
になる一方、トランジスタの寿命を縮めるため好ましく
ないので上記のような膜厚設定を行う。素子の微細化に
伴い、接合深さも浅くする必要があるため、高濃度注入
後工程の熱処理条件は短時間化、低温化しており、これ
に伴って上記拡散距離Ｄは短くなる。したがって上記絶
縁膜も薄膜化し上記の値程度となる。注入エネルギー
は、絶縁膜中のＮ+イオン飛程が上記絶縁膜程度となる
ように設定されており、これにより従来法のような絶縁
膜のエッチバックなしでＳｉ表面Ｎ+濃度は十分高くな
る。上記の絶縁膜５の薄膜化に伴い、上記に値を示した
ように、特別な高エネルギー注入を用いなくてもイオン
注入することができる。ここでゲート近傍は、ゲート側
面についた上記絶縁膜５がイオン注入に対する実効膜厚
としてはゲート膜厚以上となり、ゲート膜厚を注入イオ
ン飛程より十分高く設定すれば、Ｎ+イオンはＳｉ基板
中にほとんど注入されないため、上記絶縁膜５はＮ+層
オフセットの役目を果たす事ができる。これによりゲー
ト電極３下のチャネル領域とＮ+ ソース・ドレイン領域
６の間にＮ-領域４をもつＬＤＤ構造が従来法のような
絶縁膜エッチバックによるサイドウォール形成なしで形
成できる。
程によりシリコン基板１上にゲート絶縁膜２及びＮ+Ｐ
ｏｌｙ−Ｓｉゲート電極３を形成した後、上記ゲート電
極３をマスクとしてイオン注入により31Ｐ+を４０keV〜
５０keVの注入エネルギーでドーズ量１〜５×１０13／c
m2注入してゲート電極３近傍にＮ-領域４を形成する。
この際イオン注入前に、注入保護膜あるいはゲート電極
３とＮ-領域のオフセット膜として、熱酸化あるいはＣ
ＶＤ法により薄い絶縁膜を形成しても良い。イオン注入
方法は基板固定注入でも、ドーズ量を等分割し一等分量
注入ごとに基板を３６０度の上記等分割量回転するステ
ップ注入でも良い。加速エネルギーは上記絶縁膜の膜厚
よりイオン飛程が十分おおきければ上記の値に限らな
い。ドーズ量は高キャリア濃度領域を形成する為のイオ
ン注入のドーズ量より十分小さければ上記の値に限らな
い。イオン種は75Ａｓ+、 122 Ｓｂ + でも良い。次に図１
（ｂ）に示すように減圧ＣＶＤ法等により絶縁膜５を50
0〜1000Å厚で堆積した後、ゲート電極３及び絶縁膜５
をマスクとしたイオン注入により75Ａｓ+を注入エネル
ギー８０keV〜１８０keVでドーズ量３〜５×１０15／cm
2注入しＮ+ ソース・ドレイン領域６を形成する。絶縁
膜５はＳｉＯ2膜でもＳｉＮ膜でもあるいは他の絶縁膜
でも良い。（絶縁膜５はＮ+注入時にＮ+領域をゲートエ
ッジからオフセットしＮ-領域と分離する為のものであ
り、ゲート側壁の膜厚ｔがオフセット量に対応する。こ
の膜厚ｔはイオン注入の後の工程でのＮ+領域の横方向
拡散距離Ｄ（イオン注入時の横方向散乱距離ΔＲｔも含
むものとする）より大きく設定されており、Ｎ+領域が
ゲート電極とオーバーラップしないようになっている。
Ｎ+領域がゲート電極とオーバーラップした場合にはゲ
ート電極に対してＮ+領域が正にバイアスされるときに
Ｎ領域表面の空乏層でバンド間トンネル電流が発生する
ことが知られている。これはトランジスタのリーク電流
になる一方、トランジスタの寿命を縮めるため好ましく
ないので上記のような膜厚設定を行う。素子の微細化に
伴い、接合深さも浅くする必要があるため、高濃度注入
後工程の熱処理条件は短時間化、低温化しており、これ
に伴って上記拡散距離Ｄは短くなる。したがって上記絶
縁膜も薄膜化し上記の値程度となる。注入エネルギー
は、絶縁膜中のＮ+イオン飛程が上記絶縁膜程度となる
ように設定されており、これにより従来法のような絶縁
膜のエッチバックなしでＳｉ表面Ｎ+濃度は十分高くな
る。上記の絶縁膜５の薄膜化に伴い、上記に値を示した
ように、特別な高エネルギー注入を用いなくてもイオン
注入することができる。ここでゲート近傍は、ゲート側
面についた上記絶縁膜５がイオン注入に対する実効膜厚
としてはゲート膜厚以上となり、ゲート膜厚を注入イオ
ン飛程より十分高く設定すれば、Ｎ+イオンはＳｉ基板
中にほとんど注入されないため、上記絶縁膜５はＮ+層
オフセットの役目を果たす事ができる。これによりゲー
ト電極３下のチャネル領域とＮ+ ソース・ドレイン領域
６の間にＮ-領域４をもつＬＤＤ構造が従来法のような
絶縁膜エッチバックによるサイドウォール形成なしで形
成できる。
【００１１】表１に示すようにこの実施例によって形成
したトランジスタは、同一工程でＬＤＤ構造形成工程の
み従来法で作製したものと同等のトランジスタ特性が得
られた。
したトランジスタは、同一工程でＬＤＤ構造形成工程の
み従来法で作製したものと同等のトランジスタ特性が得
られた。
【００１２】
【表１】
【００１３】実施例２
図２は本発明における他の実施例としての斜め注入を用
いたゲートオーバーラップＬＤＤ構造絶縁ゲート型電界
効果トランジスタの形成方法を示した図である。以下、
図２に従って他の実施例の斜め注入を用いたゲートオー
バーラップ構造絶縁ゲート型電界効果トランジスタの形
成方法を説明する。
いたゲートオーバーラップＬＤＤ構造絶縁ゲート型電界
効果トランジスタの形成方法を示した図である。以下、
図２に従って他の実施例の斜め注入を用いたゲートオー
バーラップ構造絶縁ゲート型電界効果トランジスタの形
成方法を説明する。
【００１４】まず、図２（ａ）に示すように、通常の工
程によりシリコン基板上にゲート絶縁膜２及びＮ+Ｐｏ
ｌｙ−Ｓｉゲート電極３を形成した後、上記ゲート電極
３をマスクとして斜めイオン注入により31Ｐ+を４０keV
〜６０keVの注入エネルギーでドーズ量１〜１０×１０
13／cm2注入してゲート電極３下にこれとオー バーラッ
プさせてＮ-領域を形成する。この際イオン注入前に注
入保護膜あるいはゲート電極３とＮ-領域のオフセット
のために熱酸化あるいはＣＶＤ法による堆積により薄い
絶縁膜を形成しても良いのはＬＤＤ構造と同様である。
イオン注入方法はソース・ドレイン両側に等しくＮ-層
ができる必要があるため基板固定注入は好ましくなく、
少なくともソース・ドレイン両側からの２回注入が必要
である。しかしその他は基板回転注入でも、ドーズ量を
等分割し一等分量注入ごとに基板を３６０度の上記等分
割量回転するステップ注入でもかまわないのもＬＤＤ構
造と同様である。注入角度は、ゲート電極３下にＮ-領
域をオーバーラップさせて形成するため、３０度〜６０
度の大傾角とする。加速エネルギーは上記絶縁膜の膜厚
の１／（cosθ)(ただしθは、図２に示した注入角度）
よりイオン飛程が十分大きければ上記の値に限らない。
ドーズ量はその１／（cosθ）が高いキャリア濃度領域
を形成する為のイオン注入のドーズ量より十分小さけれ
ば上記の値に限らない。イオン種は75Ａｓ+でも良い。
次に図２（ｂ）に示すように減圧ＣＶＤ法等により絶縁
膜５を500〜1000Å厚堆積した後、ゲート電極３及び絶
縁膜５をマスクとしたイオン注入により75Ａｓ+を注入
エネルギー８０keV〜１８０keVでドーズ量３〜５×１０
15／cm2注入しＮ+ソース・ドレイン領域６を形成する。
絶縁膜５はＳｉＯ2膜でもＳｉＮ膜でもあるいは他の絶
縁膜でも良い。絶縁膜５の膜厚設定は上記第１の実施例
のＬＤＤ構造と同様である。これによりゲート電極３下
にこれとオーバーラップしたＮ-領域４をもつ斜め注入
を用いたゲートオーバーラップ構造が従来法のような絶
縁膜エッチバックによるサイドウォール形成なしで形成
できる。
程によりシリコン基板上にゲート絶縁膜２及びＮ+Ｐｏ
ｌｙ−Ｓｉゲート電極３を形成した後、上記ゲート電極
３をマスクとして斜めイオン注入により31Ｐ+を４０keV
〜６０keVの注入エネルギーでドーズ量１〜１０×１０
13／cm2注入してゲート電極３下にこれとオー バーラッ
プさせてＮ-領域を形成する。この際イオン注入前に注
入保護膜あるいはゲート電極３とＮ-領域のオフセット
のために熱酸化あるいはＣＶＤ法による堆積により薄い
絶縁膜を形成しても良いのはＬＤＤ構造と同様である。
イオン注入方法はソース・ドレイン両側に等しくＮ-層
ができる必要があるため基板固定注入は好ましくなく、
少なくともソース・ドレイン両側からの２回注入が必要
である。しかしその他は基板回転注入でも、ドーズ量を
等分割し一等分量注入ごとに基板を３６０度の上記等分
割量回転するステップ注入でもかまわないのもＬＤＤ構
造と同様である。注入角度は、ゲート電極３下にＮ-領
域をオーバーラップさせて形成するため、３０度〜６０
度の大傾角とする。加速エネルギーは上記絶縁膜の膜厚
の１／（cosθ)(ただしθは、図２に示した注入角度）
よりイオン飛程が十分大きければ上記の値に限らない。
ドーズ量はその１／（cosθ）が高いキャリア濃度領域
を形成する為のイオン注入のドーズ量より十分小さけれ
ば上記の値に限らない。イオン種は75Ａｓ+でも良い。
次に図２（ｂ）に示すように減圧ＣＶＤ法等により絶縁
膜５を500〜1000Å厚堆積した後、ゲート電極３及び絶
縁膜５をマスクとしたイオン注入により75Ａｓ+を注入
エネルギー８０keV〜１８０keVでドーズ量３〜５×１０
15／cm2注入しＮ+ソース・ドレイン領域６を形成する。
絶縁膜５はＳｉＯ2膜でもＳｉＮ膜でもあるいは他の絶
縁膜でも良い。絶縁膜５の膜厚設定は上記第１の実施例
のＬＤＤ構造と同様である。これによりゲート電極３下
にこれとオーバーラップしたＮ-領域４をもつ斜め注入
を用いたゲートオーバーラップ構造が従来法のような絶
縁膜エッチバックによるサイドウォール形成なしで形成
できる。
【００１５】
【発明の効果】以上より明らかなように、本発明の半導
体素子形成方法によれば、従来法のようなエツチバック
を用いたサイドウォール形成なしに電界緩和の為の低キ
ャリア濃度領域を有する絶縁ゲート型電界効果トランジ
スタを形成することができるため、上記構造トランジス
タを用いた集積回路製造工程が簡略化されたコスト減少
に寄与する。また、従来法のようなサイドウォール形成
に起因する問題点の発生がないため再現性、均一性に優
れた安定な集積回路製造工程が構築できる。
体素子形成方法によれば、従来法のようなエツチバック
を用いたサイドウォール形成なしに電界緩和の為の低キ
ャリア濃度領域を有する絶縁ゲート型電界効果トランジ
スタを形成することができるため、上記構造トランジス
タを用いた集積回路製造工程が簡略化されたコスト減少
に寄与する。また、従来法のようなサイドウォール形成
に起因する問題点の発生がないため再現性、均一性に優
れた安定な集積回路製造工程が構築できる。
【図１】本発明の一実施例に伴って、半導体素子を形成
するための各工程を示した図。
するための各工程を示した図。
【図２】本発明の他の実施例に伴って半導体素子を形成
するための各工程を示した図。
するための各工程を示した図。
【図３】ＬＤＤ構造絶縁ゲート型電界トランジスタの構
造図。
造図。
【図４】斜め注入を用いたゲートオーバーラップ構造絶
縁ゲート型電界効果トランジスタの構造図。
縁ゲート型電界効果トランジスタの構造図。
【図５】従来法によるＬＤＤ構造形成法を説明するため
の各工程を示した図。
の各工程を示した図。
【図６】従来法による斜め注入を用いたゲートオーバー
ラップ構造形成法を説明するための各工程を示した図。
ラップ構造形成法を説明するための各工程を示した図。
１ シリコン基板
２ ゲート絶縁膜
１３ 高キャリア濃度領域
１４ シリコン基板
１５ ゲート絶縁膜
１７ 低キャリア濃度領域
１８ 絶縁膜
１９ サイドウォール
２０ 高キャリア濃度領域
フロントページの続き
(56)参考文献 特開 昭62−166570（ＪＰ，Ａ)
特開 昭61−105871（ＪＰ，Ａ)
特開 昭63−23362（ＪＰ，Ａ)
特開 平２−58838（ＪＰ，Ａ)
特開 昭60−133755（ＪＰ，Ａ)
Claims (2)
- 【請求項１】高キャリア濃度ソース・ドレイン領域に隣
接して電界を緩和するための低キャリア濃度領域を有す
る構造の半導体素子の形成方法であって、 シリコン基板上に、ゲート絶縁膜とゲート電極を順に形
成する工程と、 前記ゲート電極をマスクとしてゲート電極下のチャネル
と逆導電型のＰ＋イオンの注入を行い、チャネルに隣接
して低キャリア濃度領域を形成する工程と、 前記ゲート電極及びゲート絶縁膜上にゲート側壁の厚さ
がｔとなるようにＣＶＤ法で絶縁膜を堆積する工程と、 前記ゲート電極及びＣＶＤ法で形成した絶縁膜をマスク
として、イオン飛程が前記ＣＶＤ法で形成した絶縁膜の
厚さｔとなる注入エネルギーでＡｓ＋イオンを注入し、
次いで熱処理を施すことにより高キャリア濃度ソース・
ドレイン領域を形成する工程を順次行い、 前記ＣＶＤ法で形成した絶縁膜の厚さｔが、高キャリア
濃度ソース・ドレイン領域の、イオン注入工程時の横方
向の散乱距離ΔＲｔを含むイオン注入工程後の横方向へ
の拡散距離Ｄよりも大きいことを特徴とする半導体素子
形成方法。 - 【請求項２】前記ＣＶＤ法で形成した絶縁膜の厚さｔが
５００〜１０００Åであることを特徴とする請求項１に
記載の半導体素子形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02365891A JP3480500B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体素子形成方法 |
| US07/820,076 US5166087A (en) | 1991-01-16 | 1992-01-13 | Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls |
| KR1019920000488A KR950001157B1 (ko) | 1991-01-16 | 1992-01-15 | 반도체장치의 제조방법 |
| EP92300355A EP0495650B1 (en) | 1991-01-16 | 1992-01-16 | Method of fabricating field-effect transistor |
| DE69215547T DE69215547T2 (de) | 1991-01-16 | 1992-01-16 | Methode zur Herstellung eines Feldeffekttransistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02365891A JP3480500B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体素子形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241425A JPH04241425A (ja) | 1992-08-28 |
| JP3480500B2 true JP3480500B2 (ja) | 2003-12-22 |
Family
ID=12116612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02365891A Expired - Fee Related JP3480500B2 (ja) | 1991-01-16 | 1991-01-16 | 半導体素子形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3480500B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
-
1991
- 1991-01-16 JP JP02365891A patent/JP3480500B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04241425A (ja) | 1992-08-28 |
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