JPH03101250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03101250A JPH03101250A JP23723689A JP23723689A JPH03101250A JP H03101250 A JPH03101250 A JP H03101250A JP 23723689 A JP23723689 A JP 23723689A JP 23723689 A JP23723689 A JP 23723689A JP H03101250 A JPH03101250 A JP H03101250A
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- silicon
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 15
- 238000002955 isolation Methods 0.000 abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 11
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 229910021426 porous silicon Inorganic materials 0.000 abstract description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に係り、特に半導体装
置の素子分離領域の形成方法に関する。
置の素子分離領域の形成方法に関する。
（従来の技術）
第２図（ａ）〜（ｃ）は従来のＮチャンネルＭＯＳトラ
ンジスタにおける素子分離領域の形成方法の工程を示す
断面図であって、１１は半導体（Ｐ型シリコン）基板、
１２はパッドシリコン酸化膜、Ｉ３はシリコンナイトラ
イド膜、１４は素子分離酸化膜、１５はゲート酸化膜、
１６はゲートポリシリコン膜、１７は配線ポリシリコン
膜、１８はソース領域、１９はドレイン領域である。
ンジスタにおける素子分離領域の形成方法の工程を示す
断面図であって、１１は半導体（Ｐ型シリコン）基板、
１２はパッドシリコン酸化膜、Ｉ３はシリコンナイトラ
イド膜、１４は素子分離酸化膜、１５はゲート酸化膜、
１６はゲートポリシリコン膜、１７は配線ポリシリコン
膜、１８はソース領域、１９はドレイン領域である。
第２図（ａ）に示すように、半導体基板１１上の全面に
パッドシリコン酸化膜１２を成長させた後、シリコンナ
イトライド膜１３を前記パッドシリコン酸化膜１２上の
全面に成長させる０次に、トランジスタとなる領域以外
のシリコンナイトライド膜１３をフォトリソグラフィに
よりレジストをマスクに選択的にエツチングして除去す
る。
パッドシリコン酸化膜１２を成長させた後、シリコンナ
イトライド膜１３を前記パッドシリコン酸化膜１２上の
全面に成長させる０次に、トランジスタとなる領域以外
のシリコンナイトライド膜１３をフォトリソグラフィに
よりレジストをマスクに選択的にエツチングして除去す
る。
第２図（ｂ）に示すように、シリコンナイトライド膜１
３をマスクに半導体基板１１を選択的に酸化して、５０
０〜８００ｎｍ程度の厚い素子分離酸化膜１４を形成す
る。
３をマスクに半導体基板１１を選択的に酸化して、５０
０〜８００ｎｍ程度の厚い素子分離酸化膜１４を形成す
る。
そ七で第２図（ｃ）に示すように、シリコンナイトライ
ド膜１３とパッドシリコン酸化膜１２とを除去した後に
、トランジスタのゲート酸化膜１５とゲートポリシリコ
ン膜１６と配線ポリシリコン膜１７とを形成する。次い
で、ウェハ全面に砒素のようにＮ形不純物のイオンを注
入・拡散して、トランジスタのソース領域１８とドレイ
ン領域１９とを形成する。
ド膜１３とパッドシリコン酸化膜１２とを除去した後に
、トランジスタのゲート酸化膜１５とゲートポリシリコ
ン膜１６と配線ポリシリコン膜１７とを形成する。次い
で、ウェハ全面に砒素のようにＮ形不純物のイオンを注
入・拡散して、トランジスタのソース領域１８とドレイ
ン領域１９とを形成する。
（発明が解決しようとする課題）
上記の従来技術では、第２図（ｂ）で選択酸化された素
子分離酸化膜１４の体積は、酸化に消費されたシリコン
の２倍以上にもなるため、半導体基板１１の表面に段差
が生じ、また素子分離酸化膜１４の近傍に応力が集中し
、その結果、半導体基板１１内に結晶欠陥が誘起される
。
子分離酸化膜１４の体積は、酸化に消費されたシリコン
の２倍以上にもなるため、半導体基板１１の表面に段差
が生じ、また素子分離酸化膜１４の近傍に応力が集中し
、その結果、半導体基板１１内に結晶欠陥が誘起される
。
また前記段差は半導体集積回路の集積度を高める上で弊
害となり、前記結晶欠陥はリーク電流を引き起こし、ト
ランジスタの特性を劣化させる。
害となり、前記結晶欠陥はリーク電流を引き起こし、ト
ランジスタの特性を劣化させる。
本発明の目的は、選択酸化領域での体積増加を防ぎ、半
導体基板上の段差、応力集中をなくすことができる半導
体装置の製造方法を提供することにある。
導体基板上の段差、応力集中をなくすことができる半導
体装置の製造方法を提供することにある。
（課題を解決するための手段）
上記の目的を達成するため１本発明は、半導体基板の表
面に絶縁膜を成長させる工程と、この絶縁膜を選択的に
エツチングして除去し、前記半導体基板の表面を露出さ
せる工程と、前記絶縁膜をマスクとして前記半導体基板
の表面を選択的に多孔質化させる工程と、前記絶縁膜を
マスクとして前記半導体基板の多孔質化した領域を選択
的に酸化させる工程とを備えたことを特徴とする。
面に絶縁膜を成長させる工程と、この絶縁膜を選択的に
エツチングして除去し、前記半導体基板の表面を露出さ
せる工程と、前記絶縁膜をマスクとして前記半導体基板
の表面を選択的に多孔質化させる工程と、前記絶縁膜を
マスクとして前記半導体基板の多孔質化した領域を選択
的に酸化させる工程とを備えたことを特徴とする。
（作 用）
上記の手段を採用して、半導体基板を選択的に酸化する
前に、酸化する領域を選択的に多孔質化しておくことで
、酸化による体積の膨張を少なくできる。
前に、酸化する領域を選択的に多孔質化しておくことで
、酸化による体積の膨張を少なくできる。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図（ａ）〜（ｄ）は本発明による半導体装置の製造
方法の一実施例の工程を示す断面図であって、Ｎチャン
ネルＭＯＳトランジスタの素子分離領域の形成工程を示
しており、１は半導体（Ｐ型シリコン）基板、２と３は
絶縁膜であって、それぞれパッドシリコン酸化膜とシリ
コンナイトライド膜、４は多孔質シリコン領域、５は素
子分離酸化膜。
方法の一実施例の工程を示す断面図であって、Ｎチャン
ネルＭＯＳトランジスタの素子分離領域の形成工程を示
しており、１は半導体（Ｐ型シリコン）基板、２と３は
絶縁膜であって、それぞれパッドシリコン酸化膜とシリ
コンナイトライド膜、４は多孔質シリコン領域、５は素
子分離酸化膜。
６はゲート酸化膜、７はゲートポリシリコン膜。
８は配線ポリシリコン膜、９はソース領域、１０はドレ
イン領域である。
イン領域である。
第１図（ａ）に示すように、半導体基板１上の全面に絶
縁膜のパッドシリコン酸化膜２を成長させた後、このパ
ッドシリコン酸化膜２上の全面に、フッ化水素酸に対し
て安定で酸素不透性の絶縁膜であるシリコンナイトライ
ド膜３を成長させる。
縁膜のパッドシリコン酸化膜２を成長させた後、このパ
ッドシリコン酸化膜２上の全面に、フッ化水素酸に対し
て安定で酸素不透性の絶縁膜であるシリコンナイトライ
ド膜３を成長させる。
次にトランジスタとなる領域以外のシリコンナイトライ
ド膜３とパッドシリコン酸化膜２とをフォトリソグラフ
ィによりレジストをマスクに選択的にエツチングして除
去し、半導体基板１を露出させる。
ド膜３とパッドシリコン酸化膜２とをフォトリソグラフ
ィによりレジストをマスクに選択的にエツチングして除
去し、半導体基板１を露出させる。
次に第１図（ｂ）に示すように、エタノールを温情した
フッ化水素酸溶液（ｌ（Ｆ ： Ｈ，Ｏ： Ｃ２）１，
０）１＝ １ ：１：２）中でＰ型シリコンの前記半導
体基板１を陽極として数十ｍ Ａ ／ ｃｉの電流を流
し、シリコンナイトライド膜３をマスクとして露出させ
た半導体基板１のトランジスタとなる領域に径が数ｎ閣
〜数＋ｎｍ程度の微小孔を無数に形成して多孔質シリコ
ン領域４を設ける。
フッ化水素酸溶液（ｌ（Ｆ ： Ｈ，Ｏ： Ｃ２）１，
０）１＝ １ ：１：２）中でＰ型シリコンの前記半導
体基板１を陽極として数十ｍ Ａ ／ ｃｉの電流を流
し、シリコンナイトライド膜３をマスクとして露出させ
た半導体基板１のトランジスタとなる領域に径が数ｎ閣
〜数＋ｎｍ程度の微小孔を無数に形成して多孔質シリコ
ン領域４を設ける。
第１図（ｃ）に示すように、シリコンナイトライド膜３
をマスクとして前記多孔質シリコン領域４を選択的に酸
化して５００〜８００ｎｍ程度の厚い素子分離酸化膜５
を形成する。
をマスクとして前記多孔質シリコン領域４を選択的に酸
化して５００〜８００ｎｍ程度の厚い素子分離酸化膜５
を形成する。
そして第１図（ｄ）に示すように、前記シリコンナイト
ライド膜３とパッドシリコン酸化膜２とを除去した後に
、トランジスタのゲート酸化膜６とゲートポリシリコン
膜７と配線ポリシリコン膜８を形成する０次いで、ウェ
ハ全面に砒素のようなＮ形不純物のイオンを注入・拡散
して、トランジスタのソース領域９およびドレイン領域
ＩＯを形成する。
ライド膜３とパッドシリコン酸化膜２とを除去した後に
、トランジスタのゲート酸化膜６とゲートポリシリコン
膜７と配線ポリシリコン膜８を形成する０次いで、ウェ
ハ全面に砒素のようなＮ形不純物のイオンを注入・拡散
して、トランジスタのソース領域９およびドレイン領域
ＩＯを形成する。
このように、本実施例では、前記素子分離酸化膜５の領
域を予め多孔質化しておくことにより。
域を予め多孔質化しておくことにより。
選択酸化で生じる素子分離酸化膜５の領域の体積膨部が
抑えられ、このため半導体基板１上の段差の発生、およ
び応力の集中による結晶欠陥の発生を抑制することがで
きる。
抑えられ、このため半導体基板１上の段差の発生、およ
び応力の集中による結晶欠陥の発生を抑制することがで
きる。
また多孔質シリコン領域４は内部表面積が大きいため反
応性が高いという特長を有していることから、深さ方向
への酸化速度はパッドシリコン酸化膜２を通した横方向
への酸化速度に比べ非常に大きい。このためバーズ・ピ
ークを小さくできる。
応性が高いという特長を有していることから、深さ方向
への酸化速度はパッドシリコン酸化膜２を通した横方向
への酸化速度に比べ非常に大きい。このためバーズ・ピ
ークを小さくできる。
（発明の効果）
本発明によれば、予め多孔質化しておくことで酸化領域
の酸化時の体積膨張が抑えられ、このため半導体基板に
おける段差の発生、および応力の集中による結晶欠陥の
発生を抑制できる半導体装置の製造方法を提供できる。
の酸化時の体積膨張が抑えられ、このため半導体基板に
おける段差の発生、および応力の集中による結晶欠陥の
発生を抑制できる半導体装置の製造方法を提供できる。
第１図（ａ）〜（ｄ）は本発明による半導体装置の製造
方法の一実施例の工程を示す断面図、第２図（ａ）〜（
ｃ）は従来の半導体装置の製造方法の工程を示す断面図
である。 １ ・・・半導体基板、 ２．３・・・絶縁膜。 ４ ・・・多孔質シリコン領域、 ５・・・素子分離酸
化膜、 ６ ・・・ゲート酸化膜、 ７・・・ゲートポ
リシリコン膜、 ８・・・配線ポリシリコン膜、 ９
・・・ソース領域、１０・・・ ドレイン領域。
方法の一実施例の工程を示す断面図、第２図（ａ）〜（
ｃ）は従来の半導体装置の製造方法の工程を示す断面図
である。 １ ・・・半導体基板、 ２．３・・・絶縁膜。 ４ ・・・多孔質シリコン領域、 ５・・・素子分離酸
化膜、 ６ ・・・ゲート酸化膜、 ７・・・ゲートポ
リシリコン膜、 ８・・・配線ポリシリコン膜、 ９
・・・ソース領域、１０・・・ ドレイン領域。
Claims (1)
- 半導体基板の表面に絶縁膜を成長させる工程と、この絶
縁膜を選択的にエッチングして除去し、前記半導体基板
の表面を露出させる工程と、前記絶縁膜をマスクとして
前記半導体基板の表面を選択的に多孔質化させる工程と
、前記絶縁膜をマスクとして前記半導体基板の多孔質化
した領域を選択的に酸化させる工程とを備えたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23723689A JPH03101250A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23723689A JPH03101250A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101250A true JPH03101250A (ja) | 1991-04-26 |
Family
ID=17012408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23723689A Pending JPH03101250A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101250A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999046815A1 (de) * | 1998-03-12 | 1999-09-16 | Infineon Technologies Ag | Integrierte elektronische schaltungsanordnung und verfahren zu ihrer herstellung |
| KR100235181B1 (ko) * | 1996-08-23 | 1999-12-15 | 윤덕용 | 선택적 산화막 다공성 실리콘층을 이용한 패키징 방법 |
| KR100364125B1 (ko) * | 1995-12-22 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
| WO2009101763A1 (ja) * | 2008-02-12 | 2009-08-20 | Panasonic Corporation | 半導体装置及びその製造方法 |
| KR101017819B1 (ko) * | 2007-12-24 | 2011-02-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1989
- 1989-09-14 JP JP23723689A patent/JPH03101250A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364125B1 (ko) * | 1995-12-22 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
| KR100235181B1 (ko) * | 1996-08-23 | 1999-12-15 | 윤덕용 | 선택적 산화막 다공성 실리콘층을 이용한 패키징 방법 |
| WO1999046815A1 (de) * | 1998-03-12 | 1999-09-16 | Infineon Technologies Ag | Integrierte elektronische schaltungsanordnung und verfahren zu ihrer herstellung |
| KR101017819B1 (ko) * | 2007-12-24 | 2011-02-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| WO2009101763A1 (ja) * | 2008-02-12 | 2009-08-20 | Panasonic Corporation | 半導体装置及びその製造方法 |
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