JPH0582734A - Mos半導体装置の製造方法 - Google Patents

Mos半導体装置の製造方法

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JPH0582734A
JPH0582734A JP24382691A JP24382691A JPH0582734A JP H0582734 A JPH0582734 A JP H0582734A JP 24382691 A JP24382691 A JP 24382691A JP 24382691 A JP24382691 A JP 24382691A JP H0582734 A JPH0582734 A JP H0582734A
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JP
Japan
Prior art keywords
phosphorus
oxide film
lower electrode
gate oxide
forming
Prior art date
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Pending
Application number
JP24382691A
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English (en)
Inventor
Takeshi Mishima
猛 三島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Publication date
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Abstract

(57)【要約】 【目的】 ゲート酸化膜の成長中に燐ドープポリシリコ
ンから燐が拡散するのを防止して素子特性に影響を及ぼ
すことのないMOS半導体装置の製造方法を実現するこ
とにある。 【構成】 キャパシタ部以外の部分にレジストによりマ
スクをして燐イオンを注入し、Si基板に燐拡散領域を
形成する工程と、燐拡散領域上にポリシリコンを堆積し
て下部電極を形成する工程と、熱酸化により誘電体膜と
ゲート酸化膜を形成する工程と、誘電体膜上に上部電極
を、ゲート酸化膜上にゲートを形成する工程とを具備す
る製造方法。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はMOS半導体装置の製造
方法に関し、特にキャパシタ形成に際して素子領域への
燐イオンの拡散を防止したMOS半導体装置の製造方法
に関する。
【0002】
【従来の技術】従来の半導体装置の工程を図2に示す。
この従来の製造方法では、(イ)図に示すように燐ドー
プされたポリシリコン膜1をSi基板2上のLOCOS
酸化膜3上にキャパシタの下部電極として残し、この状
態で(ロ)図に示すように熱酸化工程に入っていた。
【0003】
【発明が解決しようとする課題】この熱酸化工程で、
(ハ)図に示すように、素子領域4にゲート酸化膜5が
形成され、同時にポリシリコン膜1上にキャパシタの誘
電体としての誘電体酸化膜6が形成されていた。このゲ
ート酸化膜形成時に、(ロ)図に示すようにポリシリコ
ン膜1から素子領域4の表面に燐が拡散される。
【0004】この後(ニ)図に示すように誘電体酸化膜
6上にポリシリコンを堆積させて上部電極7を形成し、
ゲート酸化膜5上にゲートポリシリコン8を形成する。
以上の半導体装置の製造工程において、ゲート酸化膜5
の成長中に生ずるポリシリコン膜1から素子領域4への
燐の拡散のため、MOSトランジスタの素子特性が、M
OS閾値が変動するなどの不安定なものとなるという問
題点があった。
【0005】本発明は上記の点に鑑みてなされたもの
で、その目的は、ゲート酸化膜5の成長中に燐ドープポ
リシリコンから燐が拡散するのを防止して素子特性に影
響を及ぼすことのないMOS半導体装置の製造方法を実
現することにある。
【0006】
【課題を解決するための手段】前記の課題を解決する本
発明は、Si基板上のキャパシタ部と前記Si基板上に
形成したLOCOS酸化膜の前記キャパシタ部に隣接す
る部分を除く部分をレジストによるマスクで覆って燐イ
オンを前記キャパシタ部に注入して燐拡散領域を形成す
る工程と、前記マスクを除去して前記キャパシタ部のS
i基板の燐拡散領域上にポリシリコン膜を堆積して下部
電極を形成する工程と、加熱することにより熱酸化を行
い、トランジスタ部にゲート酸化膜を形成すると共に前
記キャパシタ部の前記下部電極上に酸化膜による誘電体
膜を形成し、前記燐拡散領域からの燐イオンの拡散によ
って前記下部電極を燐ドープポリシリコンとする工程
と、前記誘電体膜上に燐ドープポリシリコンを堆積して
上部電極を形成し、同時に前記ゲート酸化膜上に同様に
燐ドープポリシリコンを堆積してゲートを形成する工程
とを具備することを特徴とするものである。
【0007】
【作用】キャパシタ部を除く部分にレジストによりマス
クをし、キャパシタ部に燐イオンを注入してSi基板に
燐拡散領域を形成する。この燐拡散領域上にポリシリコ
ンを堆積して下部電極を形成し、熱酸化により誘電体膜
とゲート酸化膜を形成する。この時に下部電極に燐拡散
領域から燐イオンが拡散されて下部電極のポリシリコン
は燐ドープポリシリコンになる。その後誘電体膜上に上
部電極、ゲート酸化膜上にゲートを形成する。
【0008】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は本発明の一実施例の製造工程図であ
る。図において、図2と同等の部分には同一の符号を付
してある。(イ)図はキャパシタを形成するキャパシタ
部11の部分のSi基板2に燐イオンを注入するイオン
注入工程で、キャパシタ部11の下部及び隣接のLOC
OS酸化膜3の約1/3を除く部分であるトランジスタ
部12をレジストによるマスク13で覆い、キャパシタ
部11のSi基板2に燐イオンを注入する。
【0009】(ロ)図はキャパシタ下部電極形成工程で
ある。この工程ではレジストによるマスク13を取り除
き、イオン注入工程で形成された燐拡散領域14上にポ
リシリコン膜を最大1000Åを堆積してキャパシタの
下部電極15を形成する。この下部電極15のポリシリ
コンはドープされていない。
【0010】(ハ)図は誘電体膜形成工程で、熱酸化に
よりトランジスタ部12にゲート酸化膜5を形成すると
共に、キャパシタ部11の下部電極15上に酸化膜によ
る誘電体膜16を形成する。この熱酸化により燐拡散領
域14から下部電極15に燐イオンが拡散され、下部電
極15のポリシリコンは燐ドープポリシリコンになり、
導電性が向上する。
【0011】(ニ)図はキャパシタ上部電極形成工程
で、ゲート酸化膜5の上に燐ドープポリシリコンを堆積
してゲート17を形成すると同時に、キャパシタ11の
上部電極7を形成する。
【0012】(ホ)図はMOS集積回路形成工程で、ゲ
ート17の周囲にイオン注入を行い、燐の熱拡散によっ
てドレイン18とソース19を形成する。次いで、Si
2 を堆積させ、全面を被覆して層間膜20を作り、コ
ンタクトホールを上部電極7,下部電極15及びドレイ
ン18とソース19にあけて、このコンタクトホールに
Al電極21を作り、MOS集積回路を形成する。
【0013】以上説明したように本実施例によれば、下
部電極形成前に他の部分にマスクをしてイオンを注入
し、Si基板に燐拡散領域を形成して熱酸化工程で下部
電極に燐拡散領域から燐イオンを拡散して燐ドープポリ
シリコンの下部電極にするため、ゲート部に燐が拡散す
ることはなくなる。
【0014】
【発明の効果】以上詳細に説明したように本発明の方法
によれば、ゲート酸化膜の成長中に燐ドープポリシリコ
ンから燐が拡散するのを防止して素子特性に影響を及ぼ
すことがなくなり、実用上の効果は大きい。
【図面の簡単な説明】
【図1】本発明の一実施例の製造方法の工程説明図であ
る。
【図2】従来のMOS半導体装置の製造方法の工程説明
図である。
【符号の説明】
2 Si基板 3 LOCOS酸化膜 5 ゲート酸化膜 7 上部電極 11 キャパシタ部 12 トランジスタ部 13 マスク 14 燐拡散領域 15 下部電極 16 誘電体膜 17 ゲート

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 Si基板(2)上のキャパシタ部(1
    1)と前記Si基板(2)上に形成したLOCOS酸化
    膜(3)の前記キャパシタ部(11)に隣接する部分を
    除く部分をレジストによるマスク(13)で覆って燐イ
    オンを前記キャパシタ部(11)に注入して燐拡散領域
    (14)を形成する工程と、 前記マスク(13)を除去して前記キャパシタ部(1
    1)のSi基板(2)の燐拡散領域(14)上にポリシ
    リコン膜を堆積して下部電極(15)を形成する工程
    と、 加熱することにより熱酸化を行い、トランジスタ部(1
    2)にゲート酸化膜(5)を形成すると共に前記キャパ
    シタ部(11)の前記下部電極(15)上に酸化膜によ
    る誘電体膜(16)を形成し、前記燐拡散領域(14)
    からの燐イオンの拡散によって前記下部電極(15)を
    燐ドープポリシリコンとする工程と、 前記誘電体膜(16)上に燐ドープポリシリコンを堆積
    して上部電極(7)を形成し、同時に前記ゲート酸化膜
    (5)上に同様に燐ドープポリシリコンを堆積してゲー
    ト(17)を形成する工程とを具備することを特徴とす
    るMOS半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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