KR0167260B1 - 반도체 소자의 격리구조 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 격리구조 제조방법에 관한 것으로, 반도체 기판 상의 제1완충막 위에 제1폴리실리콘 및 제1산화방지막이 적층된 구조의 액티브 패턴을 형성하는 공정과; 상기 액티브 패턴 및 제1완충막 위에 제2산화방지막과, 제2폴리실리콘 및, 제3산화방지막을 순차적으로 증착하는 공정과; 상기 제3산화방지막을 식각하여 제1측벽을 형성하고, 제2폴리실리콘을 식각하는 공정과; 상기 제1측벽 및 제2폴리실리콘을 포함한 제2산화방지막 전면에 제4산화방지막을 형성하는 공정 및 상기 제4산화방지막을 식각하여 제2측벽을 형성하는 공정을 포함하여 격리구조 제조를 완료하므로서, 1) RLS PBL(reverse L-shape sealed poly buffered LOCOS) 구조에서, 패드 산화막의 두께를 최소한 얇게 유지하면서도 제2질화막의 두께를 충분히 두껍게 조절할 수 있어 폴리실리콘을 L자 형태의 질화막을 이용하여 확실하게 밀봉시킬 수 있을 뿐 아니라 이로 인해 버즈비크를 감소시킬 수 있고, 또한 2) 밀봉된 폴리실리콘이 리버스(reverse)-Π 형태의 구조를 가짐으로 인해 측벽 쪽의 스트레스를 보다 효과적으로 감소시킬 수 있는 고신뢰성의 반도체 소자의 격리구조를 구현할 수 있게 된다.

Description

반도체 소자의 격리구조 제조방법

제1(a)도 내지 제1(c)도는 종래 기술에 따른 반도체 소자의 RLS(reverse L-shape sealed)-PBL(poly buffered LOCOS) 격리구조 제조방법을 도시한 공정수순도.

제2(a)도 내지 제2(e)도는 본 발명의 제1실시예에 따른 반도체 소자의 격리구조 제조방법을 도시한 공정수순도.

제3(a)도 내지 제3(e)도는 본 발명의 제2실시예에 따른 반도체 소자의 격리구조 제조방법을 도시한 공정수순도.

제4(a)도 내지 제4(e)도는 본 발명의 제3실시예에 따른 반도체 소자의 격리구조 제조방법을 도시한 공정수순도.

* 도면의 주요부분에 대한 부호의 설명

110 : 실리콘 기판 120 : 제1산화막

130 : 제1폴리실리콘 140 : 제1질화막

150 : 제2질화막 160 : 제2폴리실리콘

170 : 제3질화막 180 : 제4질화막

190 : 제2산화막

본 발명은 반도체 소자의 격리(isolation)구조 제조방법에 관한 것으로, 특히 국부산화(local oxidation of silicon:이하, LOCOS라 한다) 공정시 야기되는 버즈 비트(bird's beak)를 감소시킴과 동시에 누설전류를 감소시킬 수 있도록 한 PBL(poly buffered LOCOS) 구조를 갖는 반도체 소자의 격리구조 제조방법에 관한 것이다.

최근, 반도체 소자의 고집적화·고밀도화에 대응해서, 기존의 산화막 격리 공정인 국부산화 공정을 개선하여 감소된 액티브영역 및 격리영역의 길이 등을 새로이 정의하여 사용하고 있다.

제1(a)도 내지 제1(c)도에는 그 대표적인 예로서, 종래 일반적으로 사용되어 오던 RLS(reverse L-shape sealed) PBL 공정을 이용한 반도체 소자의 격리구조 제조방법이 도시되어 있다.

상기 도면을 참조하여 그 제조공정을 구체적으로 살펴보면 다음과 같다.

먼저, 반도체 기판인 실리콘 기판(11) 위에 제1산화막(12)인 패드산화막과 폴리실리콘(13) 및, 제1질화막(14)을 순차적으로 증착한 뒤 감광막 패턴을 마스크로 한 사진식각공정으로 상기 제1질화막(14)과 폴리실리콘(13)을 식각한 다음 감광막 패턴을 제거하고, 이어 상기 제1산화막(12)을 15:1의 HF 용액으로 300-500Å 정도 언더컷(undercut)이 생기도록 식각하여 제1(a)도에 도시된 형태의 패턴을 형성한다.

이후, 제1(b)도에 도시된 바와 같이 열산화(thermal oxidation) 공정을 실시하여 상기 폴리실리콘(13)의 노출 부분 및 상기 제1산화막(12) 양측 실리콘 기판(11) 표면 상에 약 60Å 두께의 제2산화막(15) 및 제3산화막(16)을 형성하고, 언더컷된 부분을 포함한 상기 패턴 전면에 제2질화막(17)을 저압화학기상증착법(LPCVD)을 이용하여 500Å의 두께로 증착한 후, 제1(c)도에 도시된 바와 같이 상기 제2질화막(17)을 반응성이온식각(RIE)법으로 식각하여 측벽(sidewall)을 형성하므로서 공정 진행을 완료하도록 하고 있다.

즉, 상기 공정에 의해 형성된 RLS-PBL 구조는 제2질화막(17)이 L자 형태로 형성되어 있어 버즈 비크를 줄일 수 있으면서도 폴리실리콘(13)이 제1산화막(12)과 제1질화막(14) 사이에 위치하여 스트레스(stress)를 줄이게 되므로 트랜지스터나 다이오드의 누설전류를 감소시킬 수 있도록 구성되어 있다.

그러나, 상기 공정을 이용하여 반도체 소자의 격리구조를 제조할 경우에는 통상, 제1산화막(12)의 두께가 100Å 정도로 얇게 형성되는 점을 감안할 때 언더컷 식각후에 60Å 정도의 산화막을 형성하게 되면 언더컷된 부분에 질화막으로 채워질 영역이 크게 감소되어 폴리실리콘이 질화막에 의해 밀봉(sealed)되기 어렵다는 단점을 가지게 되고, 반면 이를 개선하기 위하여 패드 산화막인 제1산화막의 두께를 증가시킬 경우에는 버즈 비크가 증가하는 단점을 가지게 된다.

이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안된 것으로, 패드 산화막 두께를 얇게 유지하면서도 폴리실리콘을 확실하게 밀봉시킬 수 있도록 한 반도체 소자의 격리구조 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 제1 및 제3실시예에 따른 반도체 소자의 격리구조 제조방법은 반도체 기판 상의 제1완충막 위에 제1폴리실리콘 제1산화방지막이 적층된 구조의 액티브 패턴을 형성하는 공정과; 상기 액티브 패턴 및 제1완충막 위에 제2산화방지막과, 제2폴리실리콘 및, 제3산화방지막을 순차적으로 증착하는 공정과; 상기 제3산화방지막을 식각하여 제1측벽 스페이서를 형성하고, 제2폴리실리콘을 식각하는 공정과; 상기 제1측벽 스페이서 및 제2폴리실리콘을 포함한 제2산화방지막 전면에 제4산화방지막을 형성하는 공정 및; 상기 제4산화방지막을 식각하여 제2측벽 스페이서를 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.

한편, 본 발명의 제2실시예에 따른 반도체 소자의 격리구조 제조방법은 반도체 기판 상의 제1완충막 위에 제1폴리실리콘 및 제1산화방지막이 적층된 구조의 액티브 패턴을 형성하는 공정과; 상기 액티브 패턴 및 제1완충막 위에 제2산화방지막을 증착하는 공정과; 상기 제2산화방지막 양 측면에 제1측벽 스페이서를 형성하는 공정과; 상기 제1측벽 스페이서를 포함한 제2산화방지막 전면에 제4산화방지막을 형성하는 공정과; 상기 제4산화방지막을 식각하여 제2측벽 스페이서를 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.

상기 공정 결과, 패드 산화막의 두께를 회소화하더라도 폴리실리콘을 질화막으로 확실하게 밀봉할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

본 발명은 RLS-PBL 구조에서 패드 산화막의 두께를 충분히 얇게 유지하면서도 폴리실리콘이 질화막에 의해 확실하게 밀봉될 수 있도록 격리구조를 형성하여 버즈 비크를 감소시킴과 동시에 측벽 스페이서 쪽의 스트레스를 보다 효과적으로 감소시킬 수 있도록 하는데 주안점을 둔 것으로, 이를 제2도 내지 제4도에 도시된 공정수순도를 이용하여 구체적으로 살펴보면 다음과 같다.

먼저, 제1실시예로서 제2(a)도 내지 제2(e)도에 도시된 공정수순도를 참조하여 반도체 소자의 격리구조 제조방법을 살펴본다.

우선, 반도체 기판인 실리콘 기판(110) 상에 완충막인 제1산화막(120)을 100Å 두께로 형성하고, 이어 상기 제1산화막(120) 상에 제1폴리실리콘(130) 및, 산화방지막인 제1질화막(140)을 각각 500Å 2000Å의 두께로 증착한 후, 상기 실리콘 기판의 격리영역 상의 제1질화막(140)과 제1폴리실리콘(130)을 감광막 패턴을 마스크로 한 사진식각공정으로 식각처리한 다음, 상기 감광막 패턴을 제거하여 제2(a)도에 도시된 바와 같은 액티브 패턴을 형성한다.

이후, 제2(b)도에 도시된 바와 같이 상기 액티브 패턴을 포함한 제1산화막(120) 상에 산화방지막인 제2질화막(150)과, 제2폴리실리콘(160) 및, 산화방지막인 제3질화막(170)을 각각 200Å, 300Å 및, 500Å 순차적으로 증착한다.

그 다음, 상기 제3질화막(170)을 식각하여 측벽 스페이서(sidewall spacer)를 형성한 후, 제2(c)도에 도시된 형태로 상기 제2폴리실리콘(160)을 식각처리한다.

이어서, 제2(d)도에 도시된 바와 같이 상기 패턴 전면에 제4질화막(180)을 500Å의 두께로 증착하고, 최종적으로 제2(e)도에 도시된 바와 같이 제4질화막(180)을 증착 두께 이상으로 에치백하여 측벽 스페이서를 형성한 후, 제1산화막 표면이 드러나도록 격리영역의 제2질화막(150)을 식각한 다음 산화(oxidation)공정을 실시하므로서 본 공정을 완료한다.

그 결과, 리버스(reverse)-Π 형태의 구조를 갖는 폴리실리콘이 질화막 산화막과 사이에 위치하게 되어, 산화공정시 발생되는 스트레스를 완화시킬 수 있을 뿐 아니라, 패드 산화막인 제1산화막의 두께를 얇게 유지하면서도 제2폴리실리콘을 L자 형상의 질화막에 의해 확실하게 밀봉(seal)시킬 수 있으며, 상기 L자 형상의 질화막에 의해 버즈 비크 또한 효과적으로 감소시킬 수 있게 된다.

다음, 제2실시예로서 제3(a)도 내지 제3(e)도에 도시된 공정수순도를 참조하여 반도체 소자의 격리구조 제조방법을 살펴본다.

상기 실시예는 제1실시예의 공정 결과를 도시한 제2(e)도와 기본적으로 같은 구조이며, 다른 점으로는 제3질화막(170)을 증착하지 않고 제2폴리실리콘(160)을 식각하여 측벽 스페이서를 형성한 다음, 제4질화막(180)에 의해 제2폴리실리콘(160)이 밀봉된 구조를 가지도록 격리구조를 형성한 것으로, 이를 도시된 공정수순도를 이용하여 설명하면 다음과 같다.

우선, 제3(a)도에 도시된 바와 같이 실리콘 기판(110) 위의 제1산화막(120) 상에 제1폴리실리콘(130) 및 제1질화막(140)으로 이루어진 액티브 패턴을 형성하고, 이후 제3(b)도에 도시된 바와 같이 상기 액티브 패턴을 포함한 제1산화막(120) 상에 제2질화막(150) 및 제2폴리실리콘(140)을 연속 증착한다.

그 다음, 제3(c)도에 도시된 바와 같이 상기 제2폴리실리콘(160)을 식각하여 측벽 스페이서를 형성하고, 제3(d)도에 도시된 바와 같이 상기 패턴 전면에 제4질화막(180)을 증착한다.

이후, 제3(e)도에 도시된 바와 같이 제4질화막(180)을 증착 두께 이상으로 에치백하여 측벽 스페이서를 형성하고, 제1산화막 표면이 드러나도록 격리영역의 제2질화막(150)을 식각한 다음, 산화(oxidation) 공정을 실시하므로써 본 공정을 완료한다.

그 다음, 제3실시예로서 제4(a)도 내지 제4(e)도에 도시된 공정수순도를 참조하여 반도체 소자의 격리구조 제조방법을 살펴보면 다음과 같다.

상기 실시예에서 제4(a)도 및 제4(b)도는 제1실시예의 제2(a)도 및 제2(b)도에 도시된 공정과 동일수순에 의해 공정이 진행되므로 여기서는 설명을 생략한다.

그후, 제4(c)도에 도시된 바와 같이 상기 제3질화막(170)을 식각하여 측벽 스페이서를 형성한 뒤, 곧이어 상기 제2폴리실리콘(160)을 상기 도면에 도시된 형태로 식각처리하고, 격리영역의 제2질화막(150)과 그 하부의 제1산화막(120)을 식각한 후, 제거된 상기 제1산화막 하부의 실리콘 기판(110)을 100-2000Å 두께로 식각해 낸다.

이어, 산화(oxidation) 공정을 실시하여 제4(d)도에 도시된 바와 같이 실리콘 기판의 식각면에 얇은 두께의 제2산화막(190)을 성장시키고, 상기 패턴 전면에 제4질화막(180)을 증착한다.

그 다음, 제4(e)도에 도시된 바와 같이 제4질화막(180)을 증착 두께 이상으로 에치백하여 측벽 스페이서를 형성하고, 상기 제2산화막(190) 표면이 드러나도록 격리영역의 제4질화막(150)을 식각한 다음, 산화(oxidation) 공정을 실시하므로써 본 공정을 완료한다.

이때, 상기 제1 내지 제3실시예의 공정을 통해 형성된 반도체 소자의 격리구조는 제2(e)도와, 제3(e)도 및, 제4(e)도에 도시된 단면도에서 알 수 있듯이 폴리실리콘층이 산화막과 질화막 사이에 위치하도록 패턴이 형성되어 있어 열산화 공정시 발생되는 스트레스를 완화시킬 수 있게 되고, 특히 측벽 스페이서 쪽에는 제2폴리실리콘(160)이 제1폴리실리콘(130)에 비해 상대적으로 두껍게 증착되어 리버스-Π 형태를 이루도록 폴리실리콘 패턴이 형성되어 있어 측벽 스페이서 쪽의 스트레스를 줄이는데 보다 효과적으로 이용될 수 있다.

동시에, 상기 패턴의 양 에지(edge)측인 측벽 스페이서 쪽에 형성된 제2질화막(150) 막이 L자 형상의 구조를 가지도록 형성되므로 버즈 비크 또한 효과적으로 줄일 수 있게 된다.

상술한 바와 같이 본 발명에 의하면, 1) RLS PBL 구조에서, 패드산화막의 두께를 최소한 얇게 유지하면서도 제2질화막의 두께를 충분히 두껍게 조절할 수 있어 폴리실리콘을 L자 형태의 질화막을 이용하여 확실하게 밀봉시킬 수 있을 뿐 아니라 이로 인해 버즈비크를 감소시킬 수 있고, 또한, 2) 밀봉된 폴리실리콘이 러버스-Π 형태의 구조를 가짐으로 인해 측벽 쪽의 스트레스를 보다 효과적으로 감소시킬 수 있는 고신뢰성의 반도체 소자의 격리구조를 구현할 수 있게 된다.

Claims (9)

1. 반도체 기판 상의 제1완충막 위에 제1폴리실리콘 및 제1산화방지막이 적층된 구조의 액티브 패턴을 형성하는 공정과; 상기 액티브 패턴 및 제1완충막 위에 제2산화방지막과, 제2폴리실리콘 및, 제3산화방지막을 순차적으로 증착하는 공정과; 상기 제3산화방지막을 식각하여 제1측벽을 형성하고, 제2폴리실리콘을 식각하는 공정과; 상기 제1측벽 및 제2폴리실리콘을 포함한 제2산화방지막 전면에 제4산화방지막을 형성하는 공정 및; 상기 제4산화방지막을 식각하여 제2측벽을 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
2. 제1항에 있어서, 상기 제2측벽 형성 후 격리영영의 제2산화방지막을 식각하고, 산화처리하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
3. 제1항에 있어서, 상기 제2폴리실리콘 식각후 격리영역의 제2산화방지막과 제1완충막을 제거하는 공정 및; 제거된 제1완충막 하부의 실리콘 기판을 소정 두께 식각하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
4. 제3항에 있어서, 상기 실리콘 기판 식각후 열산화 공정으로 그 식각면에 제2완충막을 형성하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
5. 제3항에 있어서, 상기 실리콘 기판은 100 내지 2000Å 두께로 식각되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
6. 제1항 또는 제3항에 있어서, 상기 제2측벽 스페이서 형성 후 격리영역의 제4산화방지막을 식각하고, 산화처리하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
7. 반도체 기판 상의 제1완충막 위에 제1폴리실리콘 및 제1산화방지막이 적층된 구조의 액티브 패턴을 형성하는 공정과; 상기 액티브 패턴 및 제1완충막 위에 제2산화방지막을 증착하는 공정과; 상기 제2산화방지막 측면에 제1측벽을 형성하는 공정과; 상기 제1측벽을 포함한 제2산화방지막 전면에 제4산화방지막을 형성하는 공정과; 상기 제4산화방지막을 식각하여 제2측벽을 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
8. 제7항에 있어서, 상기 제1측벽은 상기 제2산화방지막 전면에 제2폴리실리콘을 증착한 후 이를 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.
9. 제7항에 있어서, 상기 제2측벽 형성 후 격리영역의 제2산화방지막을 제거하고, 산화처리하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 격리구조 제조방법.