JPS5943832B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5943832B2 JPS5943832B2 JP51070571A JP7057176A JPS5943832B2 JP S5943832 B2 JPS5943832 B2 JP S5943832B2 JP 51070571 A JP51070571 A JP 51070571A JP 7057176 A JP7057176 A JP 7057176A JP S5943832 B2 JPS5943832 B2 JP S5943832B2
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- JP
- Japan
- Prior art keywords
- film
- source
- forming
- polycrystalline silicon
- semiconductor substrate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、その目的は、表
面がより平坦な段差の少ない構造で、かつ半導体と金属
配線のコンタクト部を必要な最小寸法とすることにより
高密度化された半導体装置の製造方法を提供することに
ある。
面がより平坦な段差の少ない構造で、かつ半導体と金属
配線のコンタクト部を必要な最小寸法とすることにより
高密度化された半導体装置の製造方法を提供することに
ある。
まず、第１図に従つて従来のいわゆるシリコンゲートＭ
ＯＳ型電界効果トランジスタの製造方法の一例を説明す
る。
ＯＳ型電界効果トランジスタの製造方法の一例を説明す
る。
一導電型たとえばＰ型半導体基板１の一主面にフィール
ド酸化膜２を約０．７μの厚さに一様に形成する（第１
図ａ）。
ド酸化膜２を約０．７μの厚さに一様に形成する（第１
図ａ）。
ソース、ドレインおよびゲート領域上のフィールド酸化
膜を除去し、半導体基板１上の一部３を露出した後ｂ）
半導体基板の露出部３上にゲート酸化膜４を約０．１μ
形成するＣｏさらに全面に一様に多結晶シリコン膜を形
成した後、ゲート領域およびフィールド酸化膜上の多結
晶シリコンパターン５を形成するｄｏこの多結晶シリコ
ンパターン５を用いてゲート酸化膜をエッチングし、半
導体基板の一部６を露出するｅ。しかる後に半導体基板
１と反対導電型たとえばｎ型不純物を拡散して、ソース
７およびドレイン８を形成するｆｏその後、熱酸化膜さ
らにＣＶＤ法による二酸化シリコン膜９を形成しｇ。コ
ンタクトを取るための窓明けをし窓１０、１１、１２を
形成するれ。そしてソース、ゲート、ドレイン電極配線
１３、１４、１５を形成するｉｏこのように多結晶シリ
コン膜５をゲートとして用いることによつて、ソースお
よびドレインのセルフアライン拡散ができるのであるが
、コンタクト部を形成するためフィールド酸化膜２上に
設けたゲート電極５の延長部すなわら多結晶シリコン膜
第２図５’の部分に関しては、多結晶シリコンの厚さに
更にｅの工程におけるゲート酸化膜エッチングの際のフ
ィールド酸化膜２のエッチングにより第２図ｃに示すご
とく大きな段差をを生ずる。
膜を除去し、半導体基板１上の一部３を露出した後ｂ）
半導体基板の露出部３上にゲート酸化膜４を約０．１μ
形成するＣｏさらに全面に一様に多結晶シリコン膜を形
成した後、ゲート領域およびフィールド酸化膜上の多結
晶シリコンパターン５を形成するｄｏこの多結晶シリコ
ンパターン５を用いてゲート酸化膜をエッチングし、半
導体基板の一部６を露出するｅ。しかる後に半導体基板
１と反対導電型たとえばｎ型不純物を拡散して、ソース
７およびドレイン８を形成するｆｏその後、熱酸化膜さ
らにＣＶＤ法による二酸化シリコン膜９を形成しｇ。コ
ンタクトを取るための窓明けをし窓１０、１１、１２を
形成するれ。そしてソース、ゲート、ドレイン電極配線
１３、１４、１５を形成するｉｏこのように多結晶シリ
コン膜５をゲートとして用いることによつて、ソースお
よびドレインのセルフアライン拡散ができるのであるが
、コンタクト部を形成するためフィールド酸化膜２上に
設けたゲート電極５の延長部すなわら多結晶シリコン膜
第２図５’の部分に関しては、多結晶シリコンの厚さに
更にｅの工程におけるゲート酸化膜エッチングの際のフ
ィールド酸化膜２のエッチングにより第２図ｃに示すご
とく大きな段差をを生ずる。
また、ＣＶＤ法により 酸化シリコン膜９を形成すると
きも、フィールド酸化膜２上に成長する厚さより、多結
晶シリコン上に成長する厚さが大きくなり、更に段差を
大きくする傾向にある。これらの段差のため、たとえば
ゲート用の多結晶シリコン膜に交差してＡｌ等の別の金
属配線を設ける場合、段差の所で金属が薄くなり、断線
を生じやすい、したがつて、ほぼ段差と同じ程度の厚さ
の金属配線が必要であつた。このように厚い金属配線に
パターンを形成するには、それだけ大きな余裕のあるパ
ターン構成としなければならなかつた。また、二酸化シ
リコン膜に、コンタクトの窓明け窓１０，１１，１２を
形成するときも、マスク合せズレ、窓の大きさのバラツ
キ等を吸収するため不純物拡散層７，８および多結晶シ
リコンパターン５′を必要なコンタクト窓１０，１１，
１２より大きくしなければならなかつた。これらのよう
に、従来の第１図の方法では、表面で段差を生ずること
、またコンタクト部で大きな面積を必要とするため、高
密度化および高集積化のさまたげとなつていた。
きも、フィールド酸化膜２上に成長する厚さより、多結
晶シリコン上に成長する厚さが大きくなり、更に段差を
大きくする傾向にある。これらの段差のため、たとえば
ゲート用の多結晶シリコン膜に交差してＡｌ等の別の金
属配線を設ける場合、段差の所で金属が薄くなり、断線
を生じやすい、したがつて、ほぼ段差と同じ程度の厚さ
の金属配線が必要であつた。このように厚い金属配線に
パターンを形成するには、それだけ大きな余裕のあるパ
ターン構成としなければならなかつた。また、二酸化シ
リコン膜に、コンタクトの窓明け窓１０，１１，１２を
形成するときも、マスク合せズレ、窓の大きさのバラツ
キ等を吸収するため不純物拡散層７，８および多結晶シ
リコンパターン５′を必要なコンタクト窓１０，１１，
１２より大きくしなければならなかつた。これらのよう
に、従来の第１図の方法では、表面で段差を生ずること
、またコンタクト部で大きな面積を必要とするため、高
密度化および高集積化のさまたげとなつていた。
本発明はこのような事情に鑑みてなされたもので、より
高密度化を達成するものである。
高密度化を達成するものである。
第３図および第４図により、本発明の一実施例について
説明する。いま簡単のため半導体装置の基本素子である
ＭＯＳ型電界効果トランジスタについて説明する。一導
電型半導体基板たとえばＰ型シリコン基板２１の一主面
上に第１の絶縁層たとえば二酸化シリコン膜を１１００
℃の酸素雰囲気中で約０．１μ形成した後通常の写真食
刻技術でソースおよびドレインのコンタクト部２２を開
孔して第１のパターンをする第１の絶縁層２３，２４を
形成し、半導体基板２１を露出する（第３図ａ）。
説明する。いま簡単のため半導体装置の基本素子である
ＭＯＳ型電界効果トランジスタについて説明する。一導
電型半導体基板たとえばＰ型シリコン基板２１の一主面
上に第１の絶縁層たとえば二酸化シリコン膜を１１００
℃の酸素雰囲気中で約０．１μ形成した後通常の写真食
刻技術でソースおよびドレインのコンタクト部２２を開
孔して第１のパターンをする第１の絶縁層２３，２４を
形成し、半導体基板２１を露出する（第３図ａ）。
次に前記二酸化硅素膜２３，２４および半導体基板の露
出部２２上にＳｉＨ４あるいはＳｉＣｌ４等の熱分解法
により約４０００λの厚さの多結晶硅素膜２５を形成す
る。
出部２２上にＳｉＨ４あるいはＳｉＣｌ４等の熱分解法
により約４０００λの厚さの多結晶硅素膜２５を形成す
る。
この場合、成長条件により、ソース，ドレインのコンタ
クトのための基板露出部２２上では単結晶硅素膜が成長
するが、本発明の効果に関して、何んら変らないので以
下説明上では多結晶硅素膜として扱う。この多結晶硅素
膜２５はゲート電極、ソースおよびドレインと金属配線
の接続として用いられるので電気伝導度を高めておかな
ければならない。このため多結晶硅素膜２５はあらかじ
めｎ型の不純物を含むようにして成長させる、もらろん
ｎ型の不純物を多結晶硅素膜を成長させてから拡散させ
ても良い。次に前記多結晶硅素膜上に耐酸化性膜２６例
えばＳｉ３Ｎ４膜を約１０００人形成するＢＯ通常の写
真食刻技術により耐酸化性膜２６、多結晶硅素膜２５お
よび第１の絶縁層を選択的に除去し耐酸化性膜２７，２
８，２９、多結晶硅素膜３０，３１，３２、ゲート酸化
膜２３よりなる第２のパターンを形成するＣ。
クトのための基板露出部２２上では単結晶硅素膜が成長
するが、本発明の効果に関して、何んら変らないので以
下説明上では多結晶硅素膜として扱う。この多結晶硅素
膜２５はゲート電極、ソースおよびドレインと金属配線
の接続として用いられるので電気伝導度を高めておかな
ければならない。このため多結晶硅素膜２５はあらかじ
めｎ型の不純物を含むようにして成長させる、もらろん
ｎ型の不純物を多結晶硅素膜を成長させてから拡散させ
ても良い。次に前記多結晶硅素膜上に耐酸化性膜２６例
えばＳｉ３Ｎ４膜を約１０００人形成するＢＯ通常の写
真食刻技術により耐酸化性膜２６、多結晶硅素膜２５お
よび第１の絶縁層を選択的に除去し耐酸化性膜２７，２
８，２９、多結晶硅素膜３０，３１，３２、ゲート酸化
膜２３よりなる第２のパターンを形成するＣ。
すなわち３０，３２はソース，ドレインのコンタクト領
域、３１はゲート電極となる。次に全面に第４番目の層
としてたとえばＳｌＨ４と０２の気相成長法（ＣＶＤ法
）あるいは熱酸化法により二酸化シリコン膜４０を不純
物拡散のマスクになる厚さたとえば約０．５μ形成した
後、写真食刻技術によりゲート領域３１とソースおよび
ドレインのコンタクト領域上およびソース，ドレイン領
域３０，３２上の一部にわたつて、二酸化シリコン膜４
０を選択的に除去し、窓４１，４２を形成する。
域、３１はゲート電極となる。次に全面に第４番目の層
としてたとえばＳｌＨ４と０２の気相成長法（ＣＶＤ法
）あるいは熱酸化法により二酸化シリコン膜４０を不純
物拡散のマスクになる厚さたとえば約０．５μ形成した
後、写真食刻技術によりゲート領域３１とソースおよび
ドレインのコンタクト領域上およびソース，ドレイン領
域３０，３２上の一部にわたつて、二酸化シリコン膜４
０を選択的に除去し、窓４１，４２を形成する。
このとき、二酸化シリコン膜４０はフイールド領域だけ
でなくソースおよびドレインのコンタクト領域３０，３
２の一部あるいは全部に形成してもソース，ドレイン領
域の形成されるべき窓４１，４２が開孔しておればよく
、前記第２のパターン巾だけ写真食刻精度は悪くてもよ
い。次にソースおよびドレイジ領域４３，４４を形成す
べく、窓４１，４２から基板と反対導電型の不純物たと
えばｎ型不純物を熱拡散法あるいはイオン注入法により
導入するＤＯしかるのら二酸化シリコン膜４０を弗酸一
弗化アンモニウム系のエツチング液で除去する。
でなくソースおよびドレインのコンタクト領域３０，３
２の一部あるいは全部に形成してもソース，ドレイン領
域の形成されるべき窓４１，４２が開孔しておればよく
、前記第２のパターン巾だけ写真食刻精度は悪くてもよ
い。次にソースおよびドレイジ領域４３，４４を形成す
べく、窓４１，４２から基板と反対導電型の不純物たと
えばｎ型不純物を熱拡散法あるいはイオン注入法により
導入するＤＯしかるのら二酸化シリコン膜４０を弗酸一
弗化アンモニウム系のエツチング液で除去する。
このとき窒化硅素膜はほとんどエツチングされない。次
に第２の絶縁層としてたとえば約１１００℃の高温湿酸
素雰囲気中でフイールド部となる二酸化シリコン膜５０
を約０．８μ形成するＥ。シリコンが二酸化シリコン膜
になると体積が約２倍になるので第１の導電体層である
多結晶硅素膜３０，３１，３２の表面と第２の絶縁層５
０の表面にほぼ同じ高さになる。またこのとき前記二酸
化硅素膜５０の形成時に前記多結晶硅素膜３０，３１，
３２のｎ型不純物が半導体基板中に拡散されソース，ド
レイン領域４３，４４と電気的に接続される拡散層５１
，５２が形成される。次に耐酸化性膜２７，２８，２９
を除去して多結晶硅素膜を露出し、Ａｌなどの金属配線
層６０，６１，６２を形成することにより、第３図ｆに
示すＭＯＳトランジスタが作成される。
に第２の絶縁層としてたとえば約１１００℃の高温湿酸
素雰囲気中でフイールド部となる二酸化シリコン膜５０
を約０．８μ形成するＥ。シリコンが二酸化シリコン膜
になると体積が約２倍になるので第１の導電体層である
多結晶硅素膜３０，３１，３２の表面と第２の絶縁層５
０の表面にほぼ同じ高さになる。またこのとき前記二酸
化硅素膜５０の形成時に前記多結晶硅素膜３０，３１，
３２のｎ型不純物が半導体基板中に拡散されソース，ド
レイン領域４３，４４と電気的に接続される拡散層５１
，５２が形成される。次に耐酸化性膜２７，２８，２９
を除去して多結晶硅素膜を露出し、Ａｌなどの金属配線
層６０，６１，６２を形成することにより、第３図ｆに
示すＭＯＳトランジスタが作成される。
なお第４層の二酸化シリコン膜４０代わりにフオトレジ
スト膜を用い、ソースおよびドレイン領域への不純物拡
散をイオン注入で行なつてもよく、この場合、ＣＶＤ法
による二酸化硅素の形成工程および食刻工程が省略でき
、工程数が削減される。
スト膜を用い、ソースおよびドレイン領域への不純物拡
散をイオン注入で行なつてもよく、この場合、ＣＶＤ法
による二酸化硅素の形成工程および食刻工程が省略でき
、工程数が削減される。
第４図は第２図に対応した第３図の方法のＭＯＳトラン
ジスタの概略構造を示すものである。
ジスタの概略構造を示すものである。
以上の方法によれば、ソースおよびドレインのコンタク
ト部分、およびゲート領域は第２回目の写真食刻工程す
なわち第３図ｃによつて決定されるため、第３回目以降
のマスク合せの誤差、窓明けの寸法バラツキ等に影響さ
れず、コンタクトとして必要な最小寸法とすることが可
能となつた。また、フイールド酸化膜５０を多結晶半導
体間に埋込むことにより、金属配線パターン形成前の表
面の凹凸を約０．２μ以下にできた。この結果、薄い金
属配線でも断線せず、微細パターンの形成が可能になつ
た。さらにソースおよびドレインのコンタクト窓を窒化
硅素膜２７，２８，２９の選択的除去によつて行なえる
ので従来のように厚い酸化シリコン膜をエツチングする
時のようにピンホールを発生させることもない。
ト部分、およびゲート領域は第２回目の写真食刻工程す
なわち第３図ｃによつて決定されるため、第３回目以降
のマスク合せの誤差、窓明けの寸法バラツキ等に影響さ
れず、コンタクトとして必要な最小寸法とすることが可
能となつた。また、フイールド酸化膜５０を多結晶半導
体間に埋込むことにより、金属配線パターン形成前の表
面の凹凸を約０．２μ以下にできた。この結果、薄い金
属配線でも断線せず、微細パターンの形成が可能になつ
た。さらにソースおよびドレインのコンタクト窓を窒化
硅素膜２７，２８，２９の選択的除去によつて行なえる
ので従来のように厚い酸化シリコン膜をエツチングする
時のようにピンホールを発生させることもない。
そして、ソース，ドレイン領域用の窓４１，４２の開孔
に際しては、多結晶硅素膜２５、薄い二酸化硅素膜２３
，２４を除去し、半導体基板２１を露出するので、ソー
ス，ドレインの不純物層形成は熱拡散法でもイオン注入
法でも可能である。また、この不純物層の深さおよび濃
度は多結晶硅素膜２５の厚さおよび薄い二酸化硅素膜２
３，２４の厚さのバラツキに影響されず、均一なソース
，ドレインならびに拡散層５１，５２が容易に形成でき
る。以上述べてきたように、本発明により、コンタクト
部が小さくなつたことによる高密度化およびほぼ平坦な
表面での金属配線のパターン形成による高密度化，高集
積化とあいまつて、さらにゲート、配線面積の減少によ
る寄生容量も減少され高速化に適したＩＣが実現できる
。
に際しては、多結晶硅素膜２５、薄い二酸化硅素膜２３
，２４を除去し、半導体基板２１を露出するので、ソー
ス，ドレインの不純物層形成は熱拡散法でもイオン注入
法でも可能である。また、この不純物層の深さおよび濃
度は多結晶硅素膜２５の厚さおよび薄い二酸化硅素膜２
３，２４の厚さのバラツキに影響されず、均一なソース
，ドレインならびに拡散層５１，５２が容易に形成でき
る。以上述べてきたように、本発明により、コンタクト
部が小さくなつたことによる高密度化およびほぼ平坦な
表面での金属配線のパターン形成による高密度化，高集
積化とあいまつて、さらにゲート、配線面積の減少によ
る寄生容量も減少され高速化に適したＩＣが実現できる
。
高密度化による一例は、第２図と第４図について、ゲー
ト領域およびコンタクト部を同一寸法基準にした場合の
面積を比較すれば、面積比で約３６．３％となり、容易
に本発明の優位性を見ることができる。
ト領域およびコンタクト部を同一寸法基準にした場合の
面積を比較すれば、面積比で約３６．３％となり、容易
に本発明の優位性を見ることができる。
第１図ａ〜１は従来の半導体集積回路におけるＭＯＳ型
電界効果トランジスタの説明図、第２図ａは同トランジ
スタの平面概略図、同Ｂ，ｃはａのＢ−Ｂ′，Ｃ−Ｃ線
断面図である。
電界効果トランジスタの説明図、第２図ａは同トランジ
スタの平面概略図、同Ｂ，ｃはａのＢ−Ｂ′，Ｃ−Ｃ線
断面図である。
Claims (1)
- １ 一導電型半導体基板の一主面上にゲート絶縁膜を形
成した後、ソースおよびドレインのコンタクト部の前記
半導体基板を露出した第１のパターンを形成する工程と
、全面に前記半導体基板と反対導電型の不純物を含む多
結晶硅素膜および耐酸化性膜の２層膜を順に重ねて形成
する工程と、前記ソース・ドレインのコンタクト部およ
びゲート電極部以外の前記２層膜およびゲート絶縁膜を
除去し第２ゑパターンを形成する工程と、前記ゲート電
極とソース・ドレインのコンタクト部の間にソース・ド
レイン領域を形成する工程と前記多結晶硅素膜の不純物
を前記半導体基板に拡散させるとともに、前記第２パタ
ーンを有する耐酸化性膜をマスクとしてフィールド酸化
膜を形成した後、前記耐酸化性膜を除去し、前記多結晶
硅素膜と接続した配線層を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51070571A JPS5943832B2 (ja) | 1976-06-15 | 1976-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51070571A JPS5943832B2 (ja) | 1976-06-15 | 1976-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52153382A JPS52153382A (en) | 1977-12-20 |
| JPS5943832B2 true JPS5943832B2 (ja) | 1984-10-24 |
Family
ID=13435362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51070571A Expired JPS5943832B2 (ja) | 1976-06-15 | 1976-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943832B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561037A (en) * | 1978-10-31 | 1980-05-08 | Toshiba Corp | Preparation of semiconductor device |
| JPS5642372A (en) * | 1979-09-12 | 1981-04-20 | Toshiba Corp | Manufacture of semiconductor device |
-
1976
- 1976-06-15 JP JP51070571A patent/JPS5943832B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52153382A (en) | 1977-12-20 |
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