JPH04366492A - 内部電源電圧発生回路 - Google Patents

内部電源電圧発生回路

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JPH04366492A
JPH04366492A JP3244106A JP24410691A JPH04366492A JP H04366492 A JPH04366492 A JP H04366492A JP 3244106 A JP3244106 A JP 3244106A JP 24410691 A JP24410691 A JP 24410691A JP H04366492 A JPH04366492 A JP H04366492A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積半導体メモリー
装置の内部電源電圧発生回路に関するもので、特に温度
の上昇に応じて出力電圧を上昇させることのできる内部
電源電圧発生回路に関するものである。
【０００２】
【従来の技術】最近の大記憶容量の半導体メモリー装置
においては、高い電界に弱いミクロン単位レベル以下の
ＭＯＳトランジスタに対し、通常５Ｖとされている外部
電源電圧より低い一定の電圧を供給してやる必要がある
。このため、低電源電圧供給用の内部電源電圧発生回路
がメモリー部と共にチップ内に形成される。例えば、１
６メガダイナミックＲＡＭレベル以上の半導体メモリー
製品には、メモリー素子の信頼性を確保するために内部
電源電圧発生回路が不可欠である。
【０００３】従来の内部電源電圧発生回路及びその特性
を図５、図６及び図７に示す。図５は基準電圧発生回路
５０と、比較器６０と、出力端７０とから形成された内
部電源電圧発生回路１００の全体回路図であり、図６は
図５の出力特性を外部電源電圧と比較したグラフである
。そして、図７に図５の基準電圧発生回路５０の他の例
が示されている。
【０００４】内部電源電圧発生回路１００は、基準電圧
発生回路５０と、可変抵抗として作用するＰＭＯＳトラ
ンジスタ１０からなる出力端７０と、基準電圧発生回路
５０の出力電圧と出力端の出力電圧とを比較してＰＭＯ
Ｓトランジスタ１０のゲート電圧を制御してやる差動増
幅回路である比較器６０とで構成されている。基準電圧
発生回路５０は、第１及び第２抵抗素子Ｒ１、Ｒ２が外
部電源電圧端と接地電圧端との間に直列に接続されてお
り、出力ノード３を通じて基準電圧（Ｖｒｅｆ　）を発
生する。
【０００５】比較器６０は、差動対を構成する第１及び
第２ＮＭＯＳトランジスタ６、７と、定電流源として機
能する第３ＰＭＯＳトランジスタ８と、電流ミラー負荷
（ｃｕｒｒｅｎｔ　ｍｉｒｒｏｒ　ｌｏａｄ）　を構成
する第１及び第２ＰＭＯＳトランジスタ４、５とで構成
されている。
【０００６】さらに、ＰＭＯＳトランジスタ１０は、そ
のソースが外部電源電圧端に接続され、ドレインが内部
電源電圧（Ｖｃｃｉｎｔ　）を発生させる出力ノード１
１に接続されている。
【０００７】この内部電源電圧発生回路１００は、基準
電圧（Ｖｒｅｆ　）が比較器６０の第１ＮＭＯＳトラン
ジスタ６のゲートに供給される。そして、出力端７０の
出力ノード１１からメモリー回路（図示せず）に負荷電
流が流れると、出力端７０のＰＭＯＳトランジスタ１０
で電圧降下が発生する。そしてこの結果、内部電源電圧
（Ｖｃｃｉｎｔ　）が外部電源電圧（Ｖｃｃｅｘｔ　）
より低いレベルに設定さ、同時に、比較器６０により、
内部電源電圧（Ｖｃｃｉｎｔ　）と基準電圧（Ｖｒｅｆ
　）との間に差異のないように出力端７０のＰＭＯＳト
ランジスタ１０のゲートが制御される。
【０００８】内部電源電圧発生回路は、半導体素子の信
頼性を確保するために、印加される外部電源電圧（Ｖｃ
ｃｅｘｔ　）に無関に一定の電圧を維持しなければなら
ないが、図５の回路では、図６に示すように、ΔＶ程度
増加してしまう。その理由は、基準電圧発生回路５０の
基準電圧（Ｖｒｅｆ　）が Ｖｒｅｆ　＝〔Ｒ２／（Ｒ１＋Ｒ２）〕Ｖｃｃｅｘｔで
あり、外部電源電圧（Ｖｃｃｅｘｔ　）　が増加するこ
とにより基準電圧（Ｖｒｅｆ　）が増加してしまい、内
部電源電圧も上昇するからである。このような結果、半
導体素子の信頼性が低下してしまう。
【０００９】図７は基準電圧発生回路５０をＰＭＯＳト
ランジスタで構成した回路を示し、直列で接続される第
１、第２及び第３ＰＭＯＳトランジスタ１２、１３、１
４、それに同じく直列で接続される第４及び第５ＰＭＯ
Ｓトランジスタ１５、１６が外部電源電圧端と接地電圧
端との間に並列で接続されている。
【００１０】また、第１、２及び第３ＰＭＯＳトランジ
スタ１２、１３、１４は、各々のゲートとドレインがダ
イオード接続され、第４ＰＭＯＳトランジスタ１５は、
ゲートが第３ＰＭＯＳトランジスタ１４のソースに接続
され、第５ＰＭＯＳトランジスタ１６は、ゲートとドレ
インがダイオード接続されている。そして、第３ＰＭＯ
Ｓトランジスタ１４のソースは、第４ＰＭＯＳトランジ
スタ１５のゲートをＶｃｃｅｘｔ　／３の電圧に制御し
、第４ＰＭＯＳトランジスタ１５のソースが出力端とし
て出力ノード１７を通じて基準電圧（Ｖｒｅｆ　）を供
給する。
【００１１】このような基準電圧発生回路５０の場合に
は、温度が上昇するのに応じて各ＭＯＳトランジスタの
しきい電圧（Ｖｔｈ）が低くなり、基準電圧（Ｖｒｅｆ
　）も低くなってしまう。そして、基準電圧が低くなる
と、結果的に内部電源電圧も一緒に低くなり、半導体メ
モリー素子の速度を低下させる原因となる。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は、温度の上昇に応じて出力電圧を高くすることに
より、温度の変化に関係なくメモリー素子に一定の速度
を維持させ、その安定的な制御を可能とする内部電源電
圧発生回路を提供することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために、本発明による内部電源電圧発生回路は、温度
の上昇に応じて出力電圧を上昇させるために、抵抗値が
互いに異なる負荷用の第１可変抵抗素子及び第２可変抵
抗素子が出力端と接地電圧との間に直列に接続され、そ
の共通端子が出力ノードとされた分圧回路を備えてなっ
ている。
【００１４】
【作用】この内部電源電圧発生回路は、温度が上昇する
と分圧回路の負荷用の可変抵抗素子の抵抗値が大くなっ
てその間に流れる電流量が減り、そしてこの電流量の減
少により比較器を通じて内部電源電圧が上昇する。つま
り温度の上昇に応じて出力電圧が上昇し、高温状態でも
メモリー素子に所定の速度を維持させるに足る内部電圧
を供給できるものである。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明による内部電源電圧発生回路のブ
ロック図であって、分圧回路８０の接続関係を示してお
り、図２は図１の出力特性のグラフである。また、図１
の回路を具体的化した例が図３に示されている。
【００１６】図１の内部電源電圧発生回路は、外部電源
電圧が印加される基準電圧発生回路５０と、基準電圧発
生回路５０の出力に接続の第１入力及び所定の第２入力
が接続された比較器６０と、比較器６０の出力が入力さ
れて内部電源電圧を発生させる出力端７０と、出力端７
０に接続され、またその出力が比較器６０へ第２入力と
して接続され、出力端７０の電圧を温度に応じて上昇さ
せてやる分圧回路８０とから構成されている。
【００１７】分圧回路８０は、その出力ノードに第２出
力電圧を発生するもので、これにより出力端７０からの
出力電圧を温度の上昇に応じて増大させることができる
。そして、この分圧回路８０は、温度の上昇に応じて抵
抗値が上昇する負荷用の第１及び第２可変抵抗素子Ｒ１
′、Ｒ２′を備えており、第１可変抵抗素子Ｒ１′の抵
抗値が第２可変抵抗素子Ｒ２′の抵抗値より大きくされ
、さらに温度上昇に応じた抵抗値上昇率についても第１
可変抵抗素子Ｒ１′の方が大きくされている。
【００１８】このような内部電源電圧発生回路１００の
出力電圧（Ｖｃｃｉｎｔ　）は次のように表示される。 すなわち、 Ｖｃｃｉｎｔ　＝〔（１＋Ｒ１′）／Ｒ２′〕Ｖｒｅｆ
　。 ここで、温度変化に対する抵抗の変化比はＲ１′＞Ｒ２
′である。したがって、温度の上昇に応じて、第１可変
抵抗素子Ｒ１′の抵抗増加比が第２可変抵抗素子Ｒ２′
の抵抗増加比よりも大きくなり、内部電源電圧（Ｖｃｃ
ｉｎｔ　）が上昇することは明らかである。また、図２
にからも、温度上昇に応じて内部電源電圧（Ｖｃｃｉｎ
ｔ　）が上昇して一定に維持されることを知り得る。
【００１９】したがって、温度上昇により基準電圧発生
回路からの基準電圧（Ｖｒｅｆ　）が低くなることによ
り内部電源電圧が低くなるという従来の問題点、及び外
部電源電圧が増加することにより基準電圧が上昇して内
部電源電圧を一定に維持できないという従来の問題点を
同時に解決することができる。
【００２０】図１の回路をより具体的化した一例を図３
に基づいて説明する。基準電圧発生回路５０は、外部電
源電圧端に入力端子が接続された定電流源３１と、定電
流源３１の出力端子に接続された出力ノード３８と、出
力ノード３８と接地電圧端との間に接続され、出力ノー
ド３８の電圧を所定の電圧に降下させるための手段とか
ら構成される。
【００２１】この手段は、出力ノード３８に一方の端子
が接続された第１抵抗３５と、第１抵抗３５の他方の端
子にコレクタとベースが共通接続され、接地電圧端にエ
ミッタが接続された第１バイポーラトランジスタ３２と
、出力ノード３８に一方の端子が接続された第２抵抗３
６と、第２抵抗３６の他方の端子にコレクタが接続され
た第２バイポーラトランジスタ３３と、第２バイポーラ
トランジスタ３３のエミッタに一方の端子が接続され、
接地電圧端に他方の端子が接続された第３抵抗３７と、
出力ノード３８にコレクタが接続されると共に、第２バ
イポーラトランジスタ３３のコレクタにベースが接続さ
れ、さらに接地電圧端にエミッタが接続された第３バイ
ポーラトランジスタ３４とから構成されている。
【００２２】比較器６０は、外部電源電圧端に接続され
た第１ＰＭＯＳトランジスタ３９と、外部電源電圧端に
ソースが接続され、ゲートとドレインが第１ＰＭＯＳト
ランジスタ３９のゲートに共通接続された第２ＰＭＯＳ
トランジスタ４０と、ゲートが第１入力ラインに接続さ
れ、ドレインが第１ＰＭＯＳトランジスタ３９のドレイ
ンに接続された第１ＮＭＯＳトランジスタ４１と、ゲー
トが第２入力ラインに接続され、ドレインが第２ＰＭＯ
Ｓトランジスタ４０のドレインに接続された第２ＮＭＯ
Ｓトランジスタ４３と、ゲートが第１入力ラインに接続
され、ソースが接地電圧端に接続された第３ＮＭＯＳト
ランジスタ４２と、ＰＭＯＳトランジスタ３９及び第１
ＮＭＯＳトランジスタ４１の共通端子である出力ノード
４４とから形成されている。
【００２３】出力端７０は、外部電源電圧端にソースが
接続され、比較器６０の出力ノード４４にゲートが接続
されたＰＭＯＳトランジスタ４５と、ＰＭＯＳトランジ
スタ４５のドレインに接続されて内部電源電圧（Ｖｃｃ
ｉｎｔ　）を発生する出力ノード４９とから形成されて
いる。
【００２４】分圧回路８０は、出力端７０の出力ノード
４９にソースが接続され、ゲート及びドレインがダイオ
ード接続された第１ＰＭＯＳトランジスタ４６と、第１
ＰＭＯＳトランジスタ４６のドレインにソースに接続さ
れ、ゲート及びドレインが接地電圧端にダイオード接続
された第２ＰＭＯＳトランジスタ４７と、第１及び第２
ＰＭＯＳトランジスタ４６、４７の共通端子及び比較器
６０の第２入力ラインに共通接続された出力ノード４８
とから形成されている。
【００２５】基準電圧発生回路５０は、温度変化に関係
なく一定な基準電圧（Ｖｒｅｆ）を出力させるために、
バイポーラトランジスタで構成されている。この基準電
圧発生回路５０の出力電圧は、 　　Ｖｒｅｆ　＝ＶＢＥ＋（　Ｒｂ　／　Ｒｃ）・Ｖｔ
　・Ｉｎ（Ｉ１／Ｉ２　・Ｉｓ２／Ｉｓ１　）となる。 ここで、ＶＢＥは、第３バイポーラトランジスタ３４の
エミッターベース電圧であり、Ｖｔは、熱電電圧（ｔｈ
ｅｒｍｏｅｌｅｃｔｒｉｃ　ｖｏｌｔａｇｅ）　であり
、Ｒｂ及びＲｃは、各々第２及び第３抵抗３６、３７の
抵抗値であり、Ｉｓ１　及びＩｓ２　は、各々第１及び
第２バイポーラトランジスタ３２、３３のコレクタ飽和
電流である。
【００２６】この基準電圧発生回路５０は、−２．２ｍ
Ｖ／℃という負特性であるエミッターベース電圧ＶＢＥ
と０．０８５ｍＶ／℃という正特性である熱電電圧Ｖｔ
を結合させて零特性を得るようにされている。それ故、
−３ｍＶ／℃の負特性を有するＰＭＯＳトランジスタを
用いた従来の基準電圧発生回路に比べ、より安定的であ
り、温度変化に関係なく一定の基準電圧（Ｖｒｅｆ）を
出力することができる。
【００２７】また、分圧回路８０は、基準電圧（Ｖｒｅ
ｆ　）を増大させるように接続されており、これにより
内部電源電圧（Ｖｃｃｉｎｔ　）は温度の上昇に応じて
を増大することになる。具体的には、第１ＰＭＯＳトラ
ンジスタ４６のチャンネルコンダクタンスｇ１　（＝∂
ＩＤＳ／∂ＶＤＳ）が第２ＰＭＯＳトランジスタ４７の
チャンネルコンダクタンスｇ２　より小く設計されてお
り、それ故、第１ＰＭＯＳトランジスタ４６のチャンネ
ル抵抗は第２ＰＭＯＳトランジスタ４７のそれより高く
なっている。ここで、コンダクタンスは抵抗の逆数であ
る。以上の説明から、電流駆動力（ｃｕｒｒｅｎｔ　ｄ
ｒｉｖｉｎｇ　ｐｏｗｅｒ）が高いチャンネル抵抗を有
するＭＯＳトランジスタにより減少させられることを理
解できる。一般に、長いチャンネル長を有するＭＯＳト
ランジスタは、短いチャンネル長を有するＭＯＳトラン
ジスタに較べ温度の影響が大きい。したがって、長いチ
ャンネル長のＭＯＳトランジスタにおけるチャンネル長
つまりチャンネル抵抗を温度に応じて変えることは考慮
に値する。
【００２８】以下、温度が室温（２５℃）である場合に
ついて図３の回路の動作を見る。基準電圧発生回路５０
の出力電圧である基準電圧（Ｖｒｅｆ　）が比較器６０
の第１及び第３ＮＭＯＳトランジスタ４１、４２のゲー
トに印加され、これが比較器６０の第２ＮＭＯＳトラン
ジスタ４３のゲートに印加される電圧より大きくなると
、出力端７０の出力ノード４９には電圧が蓄積される。 そしてそうするうちに、基準電圧（Ｖｒｅｆ　）と分圧
回路８０の出力電圧が同じレベルとなると、内部電源電
圧（Ｖｃｃｉｎｔ　）は分圧回路８０によって一定に維
持される。
【００２９】そして、例えば８３℃以上の高温になると
、分圧回路８０の負荷用の第１ＰＭＯＳトランジスタ４
６のチャンネルに流れる電流が減少し、比較器６０の第
２ＮＭＯＳトランジスタ４３のゲートには室温の状態よ
りも小さい電圧が印加される。そうすると、比較器６０
の出力ノード４４には室温の状態より小さい電圧が蓄積
され、出力端７０の出力ノード４９の電圧つまり内部電
源電圧（Ｖｃｃｉｎｔ　）が上昇する。
【００３０】このようにして、温度が上昇すればするほ
ど、分圧回路８０の負荷用の第１ＰＭＯＳトランジスタ
４６のチャンネルに流れる電流が減少して出力端７０の
出力ノード４９の電圧が上昇し、内部電源電圧が上昇す
る。そしてこの結果、高温になっても、メモリー素子に
供給される電源電圧を上昇させることによりトランジス
タの性能の低下を防止でき、全体的にメモリー素子の安
定的な動作を維持させることができる。
【００３１】本発明による分圧回路８０の理解を容易に
するため、例えばゲート酸化膜１６０Åの厚さであるＭ
ＯＳトランジスタの温度の変化による電流駆動力の減少
の程度を図４の表に数値で示す。図４で電流駆動力の大
きさは、ＮＭＯＳ（ＰＭＯＳトランジスタの場合はゲー
トとドレイン電圧がすべて＋４．０Ｖ（−４．０Ｖ）で
あるときの測定結果であって、このとき基板とソースと
の間の電圧は−２．０Ｖ（０Ｖ）であり、電流減少比は
、２５℃での電流駆動力を基準として８５℃での電流駆
動力を比較したものである。電流の減少比が大きいとい
うことは抵抗増加比が大きいということを意味するので
、ＭＯＳトランジスタのチャンネルコンダクタンスｇが
小さいほどチャンネル抵抗が大きく、温度の上昇による
抵抗の増加比も大きいということになる。
【００３２】
【発明の効果】上述したことによると、本発明による内
部電源電圧発生回路は、温度の上昇によるＭＯＳトラン
ジスタの電流駆動力の減少によって生じる速度の低下を
、温度の上昇による内部電源電圧の増大調整によって補
償することができるので、高温の場合でも室温の場合と
同様な速度を維持できるようなメモリー素子を提供でき
、半導体メモリー製品の性能を向上に寄与できる。
【図面の簡単な説明】
【図１】本発明による内部電源電圧発生回路の構成図。
【図２】図１の回路の出力特性図。
【図３】図１の回路の具体的例の回路図。
【図４】温度の変化によるＭＯＳトランジスタの電流駆
動力の減少の程度を数値で示した表を示す図。
【図５】従来の内部電源電圧発生回路の回路図、
【図６
】図５の回路の出力特性図。
【図７】図５の回路の基準電圧発生回路の回路図。
【符号の説明】
Ｒ１′　　第１可変抵抗素子 Ｒ２′　　第２可変抵抗素子 ４６　　第１ＭＯＳトランジスタ ４７　　第２ＭＯＳトランジスタ ４８　　出力ノード

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　外部電源電圧端の出力電圧を所定の電
    圧まで降下させてメモリー素子に印加する内部電源電圧
    発生回路において、温度の上昇に応じて出力電圧を上昇
    させるために、抵抗値が互いに異なる負荷用の第１可変
    抵抗素子及び第２可変抵抗素子が出力端と接地電圧との
    間に直列に接続され、その共通端子が出力ノードとされ
    た分圧回路を設けたことを特徴とする内部電源電圧発生
    回路。
  2. 【請求項２】　　第１可変抵抗素子の温度上昇による抵
    抗の増加比が第２可変抵抗素子の温度上昇による抵抗の
    増加比よりも大きくされている請求項１に記載の内部電
    源電圧発生回路。
  3. 【請求項３】　　第１可変抵抗素子は、一方の端子が出
    力端に接続され、ゲートと他方の端子がダイオード接続
    された第１ＭＯＳトランジスタとされ、また第２可変抵
    抗素子は、一方の端子が出力ノードに接続され、ゲート
    及び他方の端子が接地電圧端にダイオード接続された第
    ２ＭＯＳトランジスタとされ、且つ第１ＭＯＳトランジ
    スタのチャンネルの長さが第２ＭＯＳトランジスタのチ
    ャンネルの長さよりも長くされている請求項１または請
    求項２何れかに記載の内部電源電圧発生回路。
  4. 【請求項４】　　外部から供給される外部電源電圧を所
    定のレベルに降下させて内部電源電圧として使用する半
    導体集積回路に用いられる内部電源電圧発生回路におい
    て、外部電源電圧が印加されて基準電圧を発生させる基
    準電圧発生回路５０と、基準電圧発生回路５０の出力に
    接続された第１入力ライン及び所定の第２入力ラインを
    もつ比較器６０と、比較器６０の出力を入力とし、出力
    ノードを通じて内部電源電圧を発生させる出力端７０と
    、出力端７０の出力ノード電圧を入力とし、出力が比較
    器６０の第２入力ラインに接続され、出力端７０の出力
    電圧を温度の上昇に応じて上昇させる分圧回路８０とか
    ら構成されることを特徴とする内部電源電圧発生回路。
  5. 【請求項５】　　基準電圧発生回路５０が、出力ノード
    ３８に一方の端子が接続された第１抵抗３５と、第１抵
    抗３５の他方の端子にコレクタとベースが共通接続され
    、接地電圧端にエミッタが接続された第１バイポーラト
    ランジスタ３２と、出力ノード３８に一方の端子が接続
    された第２抵抗３６と、第２抵抗３６の他方の端子にコ
    レクタが接続され、第１バイポーラトランジスタ３２の
    コレクタにベースが接続された第２バイポーラトランジ
    スタ３３と、第２バイポーラトランジスタ３３のエミッ
    タに一方の端子が接続され、接地電圧端に他方の端子が
    接続された第３抵抗３７と、出力ノード３８にコレクタ
    が接続され、第２バイポーラトランジスタ３３のコレク
    タにベースが接続され、接地電圧端にエミッタが接続さ
    れた第３バイポーラトランジスタ３４とから形成されて
    いる請求項４に記載の内部電源電圧発生回路。
  6. 【請求項６】　　比較器６０が、外部電源電圧端に接続
    された第１ＰＭＯＳトランジスタ３９と、外部電源電圧
    端にソースが接続され、ゲートとドレインが第１ＰＭＯ
    Ｓトランジスタ３９のゲートに共通接続された第２ＰＭ
    ＯＳトランジスタ４０と、ゲートが第１入力ラインに接
    続され、ドレインが第１ＰＭＯＳトランジスタ３９のド
    レインに接続された第１ＮＭＯＳトランジスタ４１と、
    ゲートが第２入力ラインに接続され、ドレインが第２Ｐ
    ＭＯＳトランジスタ４０のドレインに接続された第２Ｎ
    ＭＯＳトランジスタ４３と、ゲートが第１入力ラインに
    接続され、ソースが接地電圧端に接続された第３ＮＭＯ
    Ｓトランジスタ４２と、第１ＰＭＯＳトランジスタ３９
    及び第１ＮＭＯＳトランジスタ４１の共通端子である出
    力ノード４４とから形成されている請求項４に記載の内
    部電源電圧発生回路。
  7. 【請求項７】　　出力端７０が、外部電源電圧端にソー
    スが接続され、比較器６０の出力ノード４４にゲートが
    接続されたＰＭＯＳトランジスタ４５と、ＰＭＯＳトラ
    ンジスタ４５のドレインに接続されて内部電源電圧を発
    生する出力ノード４９とから形成されている請求項４に
    記載の内部電源電圧発生回路。
  8. 【請求項８】　　分圧回路８０が、出力端７０の出力ノ
    ード４９にソースが接続され、ゲート及びドレインがダ
    イオード接続された第１ＰＭＯＳトランジスタ４６と、
    第１ＰＭＯＳトランジスタ４６のドレインにソースが接
    続され、ゲート及びドレインが接地電圧端にダイオード
    接続された第２ＰＭＯＳトランジスタ４７と、第１及び
    第２ＰＭＯＳトランジスタ４６、４７の共通端子及び比
    較器６０の第２入力ラインに共通接続された出力ノード
    ４８とから形成されている請求項４に記載の内部電源電
    圧発生回路。
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